Процессор для цифровой обработки сигналов
Ъ а л, о тфц(ф
Союз Советскин
Социалистических
Республик
ОП И АНИЕ
ИЗОБРЕТЕНИЯ (11) 577491
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 22.01.76 (21) 2315796/25 (51) Ч Кл
Cr 01 Ч 1/28 с присоединением заявки №
Государственный комитет
Совета Инннстраа СССР оо делам изобретений и открытий (23) Приоритет (43) Опубликовано 25,1Q,77.Бюллетень № 3 (53) УДК 550.83 (088.8) (45) Дата опубликования описания 23.11д7
М ..Б. Гульман, А, И, Жбанков, А.,Г, Миронзок и Д, С. Аминева (72) Авторы изобретения
Южное морское научно-производственное геолого-геофизическое объединение Южморгео (71) Заявитель (54) ПРО11ЕССОР ДЛЯ ЦИФРОВОЙ ОБРАБОТКИ
СИГНАЛОВ
А;,g (e)-Л;(Е)+A;() ° w
А(, (к)=А (Р)-A((к) w
Изобретение относится к области специализированных вычислителей для цифровой обработки сигналов, и в частности для обрабоч ки материапов сейсморазведки, Известен процессор цифровой обработки информации, содержащий регистры слагаемых, устройство умножения и суммат ...хемы формирования переносов, предварительных и окончательных сумм, схему формирования знака результата и схему анализа знаковых разрядов слагаемых, а также связи межр блоками (11, Однако известное адресное арифметическое устройство процессора не защищеноо хотя наличие его в процессорепозволяетполучить скорость вычислений, например в алгс 5 ритме быстрое преобразование Фурье (БПФ), теоретически недостижимую в универсальных
ЭВМ.
Наиболее близким для предлагаемого технического решения является процессор для цифровой обработки сигналов, содержапп;й оперативное запоминающее устройство, ари рметическое устройство операндов и адресное арифметическое устройство, вкпючаюшее счет. чик aapecos операндов, итеративный сцвиго- 25 вый регистр, счетчик адресов тригонометрических коэффициентов и схему управления считыванием тригонометрических коэффициентов (2), Одним из основных алгоритмов, реализуемых процессорами для цифровой обработки сигналов, является быстрое преобразование
Фурье (БПФ). БПФ - итеративный процесс, выполняемый над массивами чисел величьной и = 2 . Число итеративных циклов равно при этом показателю степени P3., а номер выполняемой итерации изменяется от1aom
В пределах одной g -, 1 и итерации над всеми данными для каждой пары точек выполняются две однотипные операции: где А1(с) и А1 (к1 - две исходные точки, Ъиэлученные в 1 -той итерации с адресамп (в ОЗУ1 0 и К соответственно, а
wi cos8+j 6ù8 — тригономeтpичecлив ноефф1 . циенты, Эт э коэффициенты для числа точек Х расе н! э!,эи,ээээтся заранее в количестве — и
2 хранээтс:я в оперативной памяти, В к эжцой итерации дня вычислений П0 формул;эм (l } необходимы значения тригонометрических коэффициентов в количестве, завнсяшем от номера выполняемой итерации: в первой — одно значение,во второи — два, в третьей - четыре и т.д, в последней итерации необходимо считать из оперативной намя- о ти все — значении тригонометрических коэпэй
2 фициентов.
В известном процессоре схема управления считыванием тригонометрических коэффициентов фиксирует состояние, нри котором для расчета очередной пары точек необходимо использовать новое значение тригономет рического коэффициента, считанного в буферные регистры из оперативной памятл в предыдушем цикле смены тригонометрического коэффициента.
В указанный момент времени значение тригонометрического коэффициента передается из буферных регистров в регистры множителя арифметического устройства операндов, из оперативной памяти в буферные регистры считывается очередное значение тригонометрцчЖкихкоэффициентов и начинается цикл расчета очередной пары точек.
Недостатком описанного процессора явля- ЗО ется необходимость введения в его состав у буферных регистров с управляющей логикой для записи — считывания информации, что приводит к увеличению схемного оборудования и снижению надежности работы процеосора.
Белью изобретения является повышение надежности процессора, Это достигается,тем, что в предлагаемом процессоре схема управления считыванием тригонометрических коэффициентов содержит два каскада схем ИЛИ, причем второй кас кад объединен по выходам схемой И, выходы триггеров итеративного сдвиг ового регистра поразрядно подключены к входам
45 схем ИЛИ первого каскада совместно с выходом схемы .ИЛИ сээ;едне о младшего разряда, а выходы схем ИЛИ первого каскада и триггеров счетчика а ресов операндов ïî разрядно подключены к входам схем ИЛИ
50 второго каскада, В этом случае схема управления считыванием риг!энометрических коэффициентов фиксирует цикл, предшествующий циклу расчета пары точек, для которого необходимо новое значение тригонометрического коэффициентаи обеспечивае f синхронизацию считывания триго помет!эическэ|х коэффициентов из оперативной памяти неlIосгиэпетвенн о в регистры арифметичес4 кого устройства операндов. Елагодаря этому, отпадает не обходим ость в буферных регистрах и связаэппой с ними управляющей логике, сушествеппо сокращается объемсхемного оборудования и повышается надежность работы процессора.
На фиг, 1 изображена блок-схема предлагаемого процессора; на фиг, 2 — блочная схема адресного арифметнчеСкого устройства; на фиг. 3 — схема управления считыванием тригонометрических коэффициентов, Процессор содержит оперативное запоминаюшее устройство 1, арифметическое устройство операндов 2 и адресное арифметлческое устройство 3., Адресное арифметическое устройство 3
"одержит счетчик адресов операндов 4, итеративный сдвиговый регистр 5, счетчик адресов тригонометрических коэффициентов 6 и схему управления считыванием, тригонометрических коэффициентов 7.
Схема управления считыванием тригонометрических коэффициентов 7 для случая, например, гетырехразрядного (четырехбитного) адреса содержитсхемь ИЛИ 12р 13 14 15 второго каскада, объединенные по выходам схемой И 16.
Схема управления счить..вянием тригонометрических коэффициентов для адресов с большеи разрядностью строится аналогично схеме приведенной на фиг, 3, путем добавления в каждом каскаде одной двухвходовой, схемы ИЛИ и добавлением одного входа в схеме И на каждый дополнительный двоичный разряд адреса, Входь триггеров 17,18,19,20 итеративного сдвигового регистра 5 подключены к соответствуюшим входам схем ИЛИ 8,9,10, 11, ко вторым входам которых подключены выходы схем ИЛИ соседних младших разря-! дов, выходы схем ИЛИ 8,9,10,11 подключ ны соответственно к входам схем ИЛИ 12, 13,14,15, ко вторым вхоцам которых подключены выходы триггеров 21,22,23,24, соответствующих разрядов счетчика адресов операндов 4, Всякий раз в -той итерации единичное состоянле на выходе схемы э1 указывает на необходимость считывания нового тригонометрического коэффициента в регистры мна жителя арифметического устройства операндов, Примененле в предлагаемом процессоре вышеприведенной схемы управления считыванием тригонометрическихкоэффициентов обеопечило считывание тригонометрических коэффициентов непосредственно в рабочие регистр ры арифметического устройства операндов, что исключает в процессоре буферные регистры с управляющей логикой, используемые в практике, и за счет этого существенно умень
5 (749 t
Фиг. 1 и; "i обьем схемно1.о оборудования и повь1ь1.1r надежность работы процессора.
Ф Ор мула изобретения
1 роцессор для цнфровои обработки сигtt
;ttB, сод«ржашн1. Оперативное запоминающее ус1р йство, арифметическое устройство оцеР tt BBB И ОДРОСНОЕ аРИфМЕтИЧЕСКОЕ УСтРОЙСт ь О, ькл ючаюц1ее триггеры счетчика адресов
vill. j. tiItîB, сче1чик адресов тригонометрии ..Окпх коэффициентов, триггеры итеративно B :jtBtt1 0 BtI 0 PE- 1 ис ff)Et ti схеi tg УпРавлениЯ спич ываннем тригонометрических коэффицнчпон, 0 т и и ч а ю ш и и с я тем, что, с и;льк1 повышения надежности процессора, СхеМ1t унраВЛЕНИя СЧИтЫВаНИЕМ трИГОНОМЕтрических коэффициентов вып(11ена B виде двух каскадов схем ИЛИ, причем второй каСкад Ооъединен Ito выходам схемой И ьыхо ды триггеров итеративного сдвигово1 о регнст ра поразрядно подклю1ены к входам сх -м
ИЛИ первого каскада совместно с выходом схемы ИЛИ соседнего мпадшего разряда, а выходы схем ИЛИ первого каскада и 1рн1геров счетчика адресов операндов поразрядно подключены к входам схем ИЛИ второго каскада.
Источники информации, принятые во вин мание при экспертизе;
1, Авторское свидетельство СССР
М 510948, кл. Ь 01 Ч l/28, 1976.
2. Патент США l4 3517173, кл, 235156, 1970 r.
577491
1
ff
L
Редакто Н,;Хл дова
Заказ 3677l 34 Тираж 717 Подписное
1ЦЦ1ИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д, 4/5
1 (I
1
1 (ф
Составитель В. Зверев
Техред Н. Андрейчук Ко екоо С, Шекма
Филиал ППП Патент, г Ужгород, ул. Проектная, 4
7I
I
1
I
1
I (l
I
I
