Устройство управления цифровой вычислительной машины

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВйДЕТЕЛЬСТВУ

00 586456

Союз Советскик

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 26.01.76 (21) 2319190/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 30.12.77. Бюллетень № 48 (45) Дата опубликования описания 03.03.78 (51) М. Кл.з 6 06F 9/20

Государственный комитет

Совета Министров СССР (53) УДК 681.3.025 (088.8) ло делам изобретений и открытий (72) Авторы изобретения

В. И. Аблязов, В. Г. Колосов, H. И. Колосова и В. С. Королев (71) Заявитель

Ленинградский ордена Ленина политехнический институт им. М. И. Калинина (54) УСТРОЙСТВО УГ11АВЛЕНИЯ 1I,И РОВОЙ

ВЫЧИСЛИТЕЛЬНОЙ МАШ И НЪ1

Предлагаемое изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислительных и управляющих машинах.

Известно устройство управления (1), в котором команда с кодовой шины числа поступает на регистр команды с и, разрядами, отведенными под код операции, и и, разрядами — под адрес команды. С выхода регистра команды код операции поступает на дешифратор кода операции, имеющий N<> выходов, адрес операнда с регистра команды поступает на регистр адреса и далее в блок хранения, который выполняет также функции дешифратора адреса. Недостатком такого устройства является большой объем ЗУ.

Наиболее близким техническим решением к предлагаемому является устройство (2j, содержащее п,-разрядный регистр кода операции, дешифратор кода операций, коммутатор кода операций на N, выходов, блок рормирования операций, и;разрядный регистр адреса, дешифратор адреса, коммутатор адреса и запоминающий блок. Выходы регистра кода операций подключены ко входам дешифратора кода операций, выходы которого соединены со входами коммутатора кода операций; (N< — n ) выходов коммутатора кода операций соединены с основными входами блока формирования операций; выходы регистра адреса подключены к и, входам дешифратора адреса, выходы которого соединены со входами коммутатора адреса, N выходов которого соединены со входами запо5 минающего блока. Недостатком известного устройства является то, что любому сигналу операции (команды) соответствует собственный код даже в том случае, когда адресная часть какой-либо команды (число таких ко10 манд может достигать 30 — 40 ) не используется или используется неполностью.

Целью изобретения является повышение экономичности устройства управления цифровой вычислительной машины. Цель дости15 гается тем, что пд выходов коммутатора кода операций подключены к пд входам дешифратора адреса а Лд выходов коммутатора адреса соединены с дополнительными входами блока формирования операций.

20 На чертеже приведена структурная схема предлагаемого устройства.

В состав устройства входят регистр 1 кода операции с и, разрядами, дешифратор 2 кода операции, регистр 3 адреса с разрядами, де25 шифратор 4 адреса, имеющий (n,+пд) входов, коммутатор 5 кода операций íà N, входов, коммутатор б адреса íà (N +N ) выходов, блок 7 формирования опер-ций и запоминающий блок 8 на Л, адресов.

30 Для того, чтобы поступающее на вход бло586456

50 ка 7 число операций могло быть больше, чем

N<> прн зада нной п,— ðàçðÿäíîñòè регистра 1 кода операций, дешифратор 4 адреса снабжен дополнительными входами, которые соединены с пр выходами коммутатора 6 кода операций. Причем пд может составлять любое число от 1 до N,.

Устройство работает следующим образом.

В соответствии с двоичным п,-разрядным кодом операции регистра 1 на одном из N< выходов дешифратора 2 кода операций, связывающих его с коммутатором 5 кода операций, появляется сигнал операции. Если сигнал операции появляется на выходах (N,—

n ) коммутатора 5, непосредственно связанных с блоком 7 формирования операций, на одном из Л,, выходов дешифратора 4 адреса, связанных с коммутатором 6, формируется сигнал для выбора ячейки запоминающего блока 8 в соответствии с двоичным п,-разрядным колом адреса регистра 1. Когда сигнал операции появляется на одном из и< выходов коммутатора 5, этот сигнал поступает на один из п дополнительных входов дешифратора 4.

В соответствии с двоичным (и,+n ) -разрядным кодом полученного адреса на одном пз Л „дополнительных выходов коммутатора

6 адреса появляется сигнал, который поступает в блок 7 формирования операций как сигнал операции. При этом выходы коммутатора 5, соединенные с дополнительными п входами дешифратора 4, выполняют роль дополнительных разрядов регистра адреса, обеспечивающих выбор дополнительных выходов N,, дешифратора 4, связанных с коммутатором 6.

При числе разрядов отведенных под код операции, n,>=5 и необходимости выдачи в соответствии с кодами операций дополнительно еще до N = 96 сигналов (в соответствии с рекомендациями Международной организацип по стандартизации число вспомогательных операций для систем числового программного управления станками достигает 100) на различные входы блока 7 формирования операций число разрядов, отводимых под код операции, увеличивается на и, = log, {2""+ N,) — и„= log, (32+96) — 5=2

Таким образом, команда увеличивается на два разряда, а количество операций возрастает при этом до 100.

В известных устройствах управления ЦВМ .при наличии большого количества операций или при необходимости получения программных управляющих сигналов в соответствии с кодами операций разрядность регистра кода операции оказывается достаточно большой, вследствие чего возрастают затраты на увеличение объема запоминающего устройства. В предлагаемом устройстве этот недостаток устраняется за счет многофункционального использования дешифратора адреса с коммутатором адреса.

Формула изобретения

Устройство управления цифровой вычислительной машины, содержащее п,-разрядный регистр кода операций, дешифратор кода операций, коммутатор кода операций на No выходов, блок формирования операций и,разрядный регистр адреса, дешифратор адреса, коммутатор адреса и запоминающий блок, причем выходы регистра кода операции подключены ко входам дешифратора кода операций, выходы которого соединены с входами коммутатора кода операций, (N, пд) выходов коммутатора кода операций соединены с основными входами блока формирования операций, выходы регистра адреса подключены к и, входам дешифратора адреса, выходы которого соединены со входами коммутатора адреса, N, — выходов которого соединены со входами запоминающего блока, отл ич а ю щееся тем, что, с целью повышения экономичности устройства, и выходов коммутатора кода операций подключены к и< входам дешифратора адреса, à N выходов коммутатора адреса соединены с дополнительными входами блока формирования опера ци й.

Источники информации, принятые во внимание при экспертизе

1. Командровская И. А, и др. Основные устройства ЭВМ и вычислительных систем, М., «Статистика», 1975, с. 62.

2. Зимин В. А, Электронные вычислительные машины, М., «Машиностроение», 1971, с. 700. о86456

Составитель Т. Бондаренко

Техред А, Камышникова

Редактор Н. Громов

Корректор Л. Котова

Подписное

Типография, пр. Сапунова, г

Заказ 824, 1 !!зд. М 1028 Тпрагк 820

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская паб., д. 4/5