Устройство для вычитания частот двух независимых сигналов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) дополнительное к авт. свид-ву

Союз Советскиз

Социалистических

Республик (li) 599227 (22) Заявлено 04,1076 (21) 2412525/18-21

601 тт 23/02 с присоединением заявки № (23) Приоритет

ГееударетееееыВ еаптет еееете Меееатрае ШР ие делаю езабрвтееее е етерытее (53) УМ 621.375. 3 (088.8) (43) Опубликовано 25 0378.6толлетень №11 (45) Дата опубликования описания 250Ы8 (72) Авторы изобретения

M.A.ßñêåâè÷ и Ф.Б.Халитов

Pl) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИТАНИЯ ЧАСТОТ ДВУХ

НЕЗАВИСИМЫХ СИГНАЛОВ трехвходового логического элемента И, второй вход которого соединен со вторым входом первого смесителя, третий вход второго трехвходового логического элемента И соединен с шиной сигнала второй частоты, а его выход подключен к первому входу второго ДКтриггера, причем вторые входы JKтриггеров соединены с шинами инверснйх сигналов первой и второй частоты, а выходы смесителей через резисторы подключены к выходу устройства (2f °

Однако такое устройство не обладает достаточной помехоустойчивостью.

Цель изобретения — повышение помехоустойчивости.

Это достигается тем, что в устройство для вычитания частот, содержащее два 3К-триггера, первый вход одного из которых соединен с выходом первого трехвходового логического элемента И, первый вход которого соединен с шиной сигнала первой частоты, второй вход соединен с первым входом первого смесителя, а третий вход под ключен к выходу упомянутого ЗК-триг гера и первому входу второго смесите. ля, второй вход которого подключен к выходу второго 3К-триггера и третьему входу второго трехвходового логиИзобретение относится к импульсной технике.

Известно устройство для вычитания частот, содержащее бистабильный элемент, который за счет использования логических вентилей совпадения модулирует входную информацию упорядоченно во времени. Запоминающая бистабнльная схема в сочетании с другими вентилями совпадения определяет, какой иэ вход.- 10 ных сигналов имеет большую частоту, а также разность частот этих сигналов (1) .

Недостаток схемы — использование принципа частотного компаратора, ко- 15 торый дает большую погрешность.

Наиболе з близкое к предлагаемому изобретению устройсзво для вычитания частот содержит два тК-триггера, первый вход одного из которых соедийен с выходом первого трехвходового логического элемента И, первый вход которого соединен с шиной сигнала первой частоты, второй вход соединен с первым входом первого смесителя, а 25 третий вход подключен к выходу упомянутого JK-триггера и первому входу второго смесителя, второй вход которого подключен к выходу второго ЗКтРиггера и третьему входу второго 30

1.,1 (5т) М. Кл.

599227

Составитель В.Егорова

Техред M.Áoðèñîâà Корректор А.Власенко

Редактор Л.Гребенникова

Закаэ 1402/Зб Тираж 1112 Подписное

ЦНИИПИ Государственногo комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4 рым входом второго трехвходового логического элемента И.

Источники информации, принятые во внимание при экспертиэе:

1. Патент США 9 3735324, кл. 328-133, 21.03.73.

2. ТИИЭР . 1974, т. 61, 9 4, с. 91.

599227 формула изобретения

При поступлении на вход делителя частоты 1 сигнала 54 с частотой f на

I выходе появляется меандр напряжения с частотой,, на вход 3К-триггера 3 поступает сигнал „ также с частотой, . на выходе появляется меандр на- 40 пряжения с частотой f „ фаза которого относительно выходйого сигнала делителя частоты 1 изменяется на 90

- на вход трехвходового логического элемента И 5 заведены входной сигнал

Ь, и выходные сигналы с делителя частоты 1 и ф<-триггера таким образом, что импульс сброса, поступающий на дополнительный вход 7К-триггера

3, подтверждает его состояние 0 в каждом такте сдвига импульсов. Аналогичные преобразования входного сигнала бэ с частотой f происходят во

2 втором канале. При совпадении по фазе выходных импульсов делителя частоты 1 и JK-триггера 3 на выходе смесителя 7 формируется сигнал положительной полярности; если выходные импульсы находятся в противофазе, то на выкоде смесителя 7 формируется сигнал отрицательной полярности. Аналогично - 60 для выходных сигналов делителя частоты 2 и 3К-триггера 4 — с той лишь разницей, что выходной сигнал на выходе см сителя 8 сдвинут по фазе на 90О.

Частота огибающей выходного сигнала 65 ческого элемента И, второй вход которого соединен со вторым входом первого смесителя, третий вход — с шиной сигнала второй частоты, а выход подключен к первому входу второго 3К-триг5 гера, причем вторые входы первого и второго 3К-триггеров соединены с шинами инверсных сигналов соответственно первой и второй частоты, а выходы смесителей через резисторы подключены к выходу устройства, введены два бинарных делителя частоты, вход первого из которых подключен к шине сигнала первой частоты, выход соединен со вторым входом первого трехвходового логического элемента И, вход второго би- > нарного делителя частоты соединен с шиной второй частоты, а его выход соединен со вторым входом второго трех входового логического элемента И:.

На чертеже дана структурная элект- Ю рическая схема предлагаемого устройства.

Устройство содержит делитель частоты 1 и 2, К-.триггеры 3 g 4, .трехвхо-25 довые логические элементы .И 5..и 6, смесители 7 и:. 8, суммирукщую цепь из резисторов 9 и 1.0. На шины 11 и 12 подан прямой и инверсный сигнал с первой частотой, на шины 13 и 14 по- 30 дан прямой и инверсный сигнал со вто рой частотой. Выходной сигнал снимается с выхода 15. является разностью частот двух входных сигналов, которая выделяется с помощью обычного 4С фильтра (на чертеже не показан) .

Время задержки по срабатыванию триггеров не оказывает влияния на работу устройства, так ясак на смесители поступают меандровые импульсы с выходов триггеров, которые не несут в себе помех и формируются по фронту входных импульсов, поэтому просто параллельно сдвинутся на время задержки.

Практически предлагаемое устройство для вычитания частот двух независимых сигналов может быть реализовано на микросхемах общего применения, не требует специальной настройки и нестандартных элементов, работает в широком диапазоне частот от десятков герц до единиц мегагерц, выходной сигнал не содержит импульсов-помех, создающих неосновные гармоники, что облегчает дальнейшую обработку разностного сигнала. Схема сброса триггеров формирователя сдвига обеспечивает высокую помехоустойчивость работы устройства в укаэанном диапазоне частот.

Устройство для вычитания частот двух независимых сигналов, содержащее два 3К-триггера, первый вход одного из которых соединен с выходом первого трехвходового логического элемента И, первый вход которого соединен с шиной сигнала первой частоты, второй вход соединен с первым входом первого смесителя, а третий вход подключен к выходу упомянутого 3Ктриггера и первому входу второго смесителя, второй вход которого подключен к выходу второго 3К-триггера и третьему входу второго трехвходового логического элемента И, второй вход которого соединен со вторым входом первого смесителя, третий вход— с шиной сигнала второй частоты, а выход подключен к первому входу второго 3К-триггера, причем вторые входы первого и второго 3К-триггеров соединены с шинами инверсных сигналов соответственно первой и второй частоты, а выходы смесителей через резисh îðû подключены к выходу устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости, в него введены два бинаРных делителя частоты, вход первого из которых подключен к шине сигнала первой частоты, выход соединен со вторым входом первого трехвходового логического элемента И, вход второго бинарного делителя час-.оты соединен с шиной второй частоты, à его a oe HHeH co вто