Многофункциональное запоминающее устройство

 

ОП ИСАНИ Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистииеских

Республик

Ф) 607279

1 (, 1 (Я) М. Кл.

& 11 С 15/00 (6l) Дополнительное к авт. свид-ву— (22) Заявлено 0З. 11.75 (21) 2186901.)18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 15.05,78. Бюллетень №1 (45) Дата опубликования описания34.94. "45

Государстаонный иомнтат

Соната Мнннстроа СССР оо донам изобретений н открьпнй (53) УДК 681.327.66 (088. 8) (72) Авторы изобретения

Е. П. Балашов.и А. И. Водяхо

Ленинградский ордена Ленина электротехнический институт им. В. И. Ульянова (Ленина) (71) Заявитель (54) МНОГОФУНКЦИОНАЛЬНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к области вычислительной техники и может быть использовано при построении магнитных цифровых запоминающих устройств.

Известны многофункциональные запом инающие устройства (МФЗУ), содержащие накопитель на числовых линейках, прошитых управляющими шинами, и реализующие операцию интегрирования (1) и (2).

Первое из известных МФЗУ содержит накопитель на числовых линейках, прошитых ад- l0 ресными и разрядными шинами, подключенными к адресным и разрядным формирователям, и усилители считывания. Недостатком устройства является его относительная сложность.

Наиболее близким техническим решением к 15 изобретению является МФЗУ, которое содержит накопитель на числовых линейках, прошитых адресными и разрядными шинами, подключенными через адресные и разрядные вентили к соответствующим входам адресных и разрядных формирователей, и выходными шинами, подключенными к входам усилителей считывания, выходы которых соединены с входом входного триггера (2). Недостатком этого известного МФЗУ является большой объем оборудования. 25

Цель изобретения — упрощение МФЗУ.

Это достигается тем, что оно содержит кольцевой счетчик и регистр сдвига, входы которого соединены с выходом кольцевого счетчика и выходами усилителей считывания.

На чертеже изображена блок-схема МФЗУ, выполненного согласно изобретению.

МФЗУ содержит накопитель 1 со структурой 2D с одним сердечником 2 на разряд на числовых линейках 3 и 4, прошитых адресными шинами 5, разрядными шинами 6 я выходными. шинами 7, подключенными к усилителям считывания 8, выходы которых через элемент ИЛИ

9 подключены к нулевому входу входного триггера 10.

Устройство содержит также триггер 11, регистр сдвига 12, кольцевой счетчик 13, адресные формирователи 14, соединенные с адресными шинами 5 и адресными вентилями 15, разрядные формирователи 16, соединенные с разрядными шинами 6 и разрядными вентилями 17, блок управления (БУ) 18, подключенный к разрядным вентилям 17. триггер 19, вентили 20 и элемент ИЛИ 21.

В режиме интегрирования различаются две стадии работы. В первой стадии линейка 3 работает как у-одноразрядный сумматор-вы607279

Формула изобретения читатель- для суммирования значения .ЕЛу, которое сохраняется в регистре сдвига 12 до начала этой стадии, и предыдущего значения подынтегральной переменной у. В этом случае, сигнал а равен «1», а сигнал ф — «О». В конце этой стадии полученное значение подынтегральной функции записывается в регистр сдвига 12, выходы которого подсоединены к единичному входу входного триггера 10 через элемент ИЛИ.

Во второй стадии сигнал а принимает значение «0».а сигнал,8 — значение «1», при этом числовая линейка 4 .работает как R-одноразрядный сумматор-вычитатель для суммирования содержимого От содержимого регистра сдвига.

В режиме суммирования МФЗУ работает следующим образом.

Г1роцесс суммирования начинается подачей комбинации управляющих сигналов (f>f;f3f4fs

4f j — (1010101), одновременно возбуждается первый разрядный формирователь 16,т. е.

8>(t) =1. При этом элемент памяти младшего разряда избранной ячейки памяти переключается в состояние

1 (+ !) =- () где y — код, хранимый в ячейке, z — перенос из предыдущего разряда. 1-!а нулевой вход триггера ll поступает сигнал

П=y ° z x (yzvyz). под действием этого сигнала триггер 11 переходит в состояние

pi(i) = (Yz)

Подается комбинация управляющих сигналов (f f3fsf4fsfsfq) = (0101010) ", в результате чего элемент памяти младшего разряда этой ячейки переходит» в состояние

Si {t+2) = ((yvz)< J» = (кучйу)т =А.

Значение первого разряда входного слова х поступает на единичныЙ вход триггера 11, а управляющие сигналы получают значения (f !af3f4fsfsf,)i+2 = (1010100) . При этом элемент памяти младшего разряда избранной ячейки памяти переключается в состояние

q> (t + 3) = (Avx)", а на нулевой вход триггера 11 поступает сигнал z; (t + 2) = (хлА) .

Под действием этого сигнала входной триггер

l0 переходит в состояние

13 < (t+2) = (А х) = С, Подается комбинация управляющих сигналс в (f if f 3f 4f sf s 4) = (0101010)", в результате чего элемент памяти младшего разряда ячейки памяти переходит в состОяние

qi(t+4) = ((Ачх)-P P =хАvхА, а элемент. переноса — в состояние

П = CivC — — yzvx (yivgz), что соответствует окончанию операции суммирования.

Сигналом т" БУ !8 переводится в состояние, при котором Bus — — 1, и операция суммирования выполняется во втором разряде ячейки памяти.

15 ю

В режиме вычитания сигнал, фиксированный на элементе переноса, представляет собой заем i-го разряда. Ячейка памяти при этом работает следующим образом.

Подается комбинация управляющих сигналов (f i f 3f 3f f s fs f ) = (0101101), одновременно БУ 18 устанавливается в состояние, при котором Bi (t) =1. При этом заем от данного разряда поступает на единичный вход триггера

ll, и элемент памяти переключается в состояние 0(1+1) = (y z), а на нулевой вход триггера 11 поступает сигнал z;(t) = (y z) . Под действием этого сигнала вход.юй триггер переходит В состояние Ятр (t + 1) = (yz) = 3 .

Подается комбинация управляющих сигналов (f Ë3f3f fsfsf7)"=. (1010010) tt в результате чего элемент памяти младшего разряда переходит в состояние q(t+2) (zyvzy) =А, а сигнал 31 записывается в элементе переноса.

После этого сигнал х поступает на единичный вход входного триггера 10 и упрцвляюц ие сигналы получают значение (fifafsf4fsfsfz) —

= (0101 100), при это;, элемент памяти младшего разряда переключается .в состояние

q (t+3) = (А х) . Входной триггер переходит в состояние

pi (t+3) - (А xj =3i

Подается комбинация управляющих сигналов (fif fsf4fsfsfz) = (1010010J, в результате чего элемент памяти младшего разряда переходит в состояние q (t+ 4) = (А.х А х) 1 а элемент переноса переходит в состояние

3=3>v3 =yz x (y2vyz), т. е. операция вычитания н заема реализована.

Сигналом т" БУ 18 переводится в состояние, при котором 82(t) =1, и операция вычитания выполняется во втором разряде, Предлагаемое МФЗУ может быть выполне но на основе серийно выпускаемых накопителей.

Многофункциональное запоминающее устройство, содержащее накопитель на числовых линейках, прошитых адресными и разрядными шинами, подключенными через адресные и разрядные вентили к соответствующим входам адресных н разрядных формирователей, н выходными шинами, подключенными к входам усилителей считывания, выходы которых соединены с входом входного триггера, отличающееся тем, что, с целью упрощения устройства, оно содержит кольцевой счетчик и регистр сдвига, входы которого соединены с выходом кольцевого счетчика н выходами усилителей считывания.

Источники информации, принятые во внимание при экспертизе:

1, Авторское свидетельство СССР № 22458О, кл. б !1 С !1 06, 12,02.67.

2, Балашов Е, П., Кноль А. И. Многофункциональные запоминающие устройства, «Энергия», !972, с. 90.

607279

Составитель lO. Розенталь

Техред О. Луговая Корректцр Н. Тупика

Тираж 717 Подписное

Редактор Т. Юрчнкова

Заказ 26l 7 40

IIHHHflH Росударствениого комитета Совета Министров СССР яо делам изобретения и открьгтий!! 30=5, Москва, Ж=З5, Раушская наб., д. 4/5

Филиал НПП кйатентэ, г. Ужгород, ул. Проектная, 4