Устройство для деления

 

Ы.

ИЗОБРЕТЕНИЯ

Союз Советекях

Социалистических

Республик (Щ 612246

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l) Дополнительное и авт. свнд-ву—

Я (51) М. Кл. (с2) Зайвлеио 040136 (21) 2310695/18-24

С 06 Р 7/39 с нрисоейииеиием заявки Ph (23) Праоуатет (43) Овубликовано 251167862оллетень Эй 23

Гмурупвии3 ssws2

Вавета,Маистрвв COCA

as рав sssssnsssi

s eTIChfTaC (53) УДК 681.325 (088.8) (45) Дата опубликований онисання 260578

«Щ втор изобретения

И. N. Иосковкин (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

Изобретение относится к вычислительной технике и предназначено для использования в электронных вычислительных машинах параллельного действия. 5 известно устройство для деления, содержащее регистры делимого и делителя сумматоры, блоки элементов,И, ИЛИ 11 .

Это устройство отличается слож- 2р костью и низким быстродействием.

Наиболее близким техническим реше кием к изобретению является устройство для деления, содержащее регистр делимого, регистр делителя, регистр 25 результата,, группу элементов ИЛИ, первую группу элементов И, вторую группу элементов И,, сумматор, блок управления, причем информационные входы регистра делителя соединены с вход»ЗВ имки инФормациойными шинами делителя, инФормационные входы регистра делимого соединены с выходами элементов ИЛИ группы, первые и вторые входы которы» соединены соответственно с входными

° информационными шинами делимого и вы. ходами сумматора, первые к вторые входы которого соединены соответствей ио с информационными выходами регист» ров делителя и делимого, первый вьвсод ® блока управления соединен с сдвиговым входом регистра делителя 2 .

Целью изобретения является упрощение устройства. Достигается это тем, что В НеМ единичный выход эиакОВОГО разряда регистра делителя соединен с первьвсн входами элементов И первой группы, вторые входы которых соединены . с . вторым входом блока управления, нулевой выход знакового разряда регистра делителя соединен с первымн входамк Элементов И второй группы, вторник входы которых соединены с сдвиговымк выходами блока управления, выхОДЫ Элементов И первой и второй группы соединены соответственно с первыми и вторымй входами регистра результата.

На чертеже дана схема устройства для деления. устройство деления соде,ржкт регистр делителя 1, регистр делимого 2 и регистр результата 3; каждый as ко торых состоит as последсоваталвио соединенных разрядных триггеров 4..годви говые входы 5 разрядных триггеров 4 регистра делителя 1 объединены и соединены с выходом б блока управления

7. Выходы 8 и 9 разрядных триггеров .4 соответственно регистра делителя

612246

1 и регистра делимого 2 присоединены к входам буммктора 10, выходы 11 . которого соединены с установочными входами 12 регистра делимого 2 через группу элементов ИЛИ 13, вторые входы которых присоединены к информационным шинам делимого 14. Информа ционные шины делителя 15 подключены к входам 16 регистра делителя 1. Прямой выход 17 триггера знака 18 регистра делимого 2 через первую группу элементов И 19 соединен с установоч- Ю ными входамИ 20 разрядных триггеров 4 регистра результата 3. Инверсный выход 21 триггера знака 18 регистра делимого 2 соединен поразрядно через вторую группу элементов И 22 со сбро- 15 совьми входами 23 разрядных триггеров

4 регистра результата 3. Вторые входы 24 элементов И 19 первой группы соединены со сдвиговыми выходами 25 блока управления 7, а элементов И 22 3) второй группы .— с выходами 26.

Работает предлагаемое устройство деления по уравнениям

Х;„= ;- bg (1)

-(-1)

У;,1 = ;+Я; 2 (2)

Я . b tg tg 1 (g)

Деление осуцествляется над положительными числами, а знак результата 30 определяется в результате анализа знаков чисел делимого и делителя в блоке управления 7. Реализация уравнения (1) происходит с использованием регистров 1 и 2 и двухчислового сум- 35 матора 10. При этом делимое а заносится s регистр 2 по его входам

12 через схему ИЛИ 13 с инФормационных

ыии делимого. Делитель в заносится в регистр 1 с информационных 40 ции делителя. Блок управления 7 установлен в исходиве состояние. число циклов определяется разрядностью делимого и делителя. В каждом цикле опредвляетея функция, определяемая уравнением- 3. Эта Функция снимается с выхода 17 триггера знака 18 и управ ляет суммированием — вычитанием чисел э дополнительном коде, поступающих в каждом цикле с выходов 8 регистра Х и выходов 9 регистра 2. В конце цикла результата суммирования — вычитания передается с выходов 11 суьвеатора 10 через группу элементов ИЛИ 13 в регистр 2 через его установочные входы 12. При этом в конце каждого ® цикла происходит очередной сдвиг инФормации, s регистре 1 Для организации члена уравнения 2 (1-4) импульсом, посту акщим с выхода б блока управления 7 на выходы 5 регистра 1. 60

Результат деления, т.e. .число3«О ,получается в регистре 3 согласно уравнению 1. 8 nepsoM установочном цикле f « 3., в регистр 3 записывается нулевая информация, которая сохраняется до третьего цикла =3, в котором в регистр 3 записывается число

+0„5 в двоичном коде, и относительно которого в дальнейших циклах s зависимости от функции ф; происходит суммирование или вычитание второго члена уравнения (1) . Операция суммирования, которая обычно выполняется на сумматоре, заменяется операцией установки разрядных триггеров 4 регистра 3 в зависимости от номера цикла и функции знака регистра 2 следующим образом.

При ф =+1 необходимо прибавить. к предыдущему значению значение 2 в данном цикле, а это соответствует записи 1 в разрядный триггер 4 по его установочному входу 20 с помощью элементов И 19 первой группы, на входы которых поданы единичное значение функции P и номера цикла, сигнал о котором поступает с одного из сдвигового выходов 25 блока управления 7. При g -1 необходимо

1 вычесть,из предыдущего значения значение 2 - в данном цикле, а это соответствует записи предыдущего вдийичного значения разрядного триггера

4 в следуюцнй разряд, что происходит с помоцью тех же элементов И 19 пв9вой группы и сброса предыдуцвго разрядного триггера 4 в нулевое исходное состояние, что происходит с помощью элементов H 22 второй группы, на объединенные входы которых поступает единичный сигнал с выхода 21 триггера знака 18 регистра 2 и сигнала с одного иэ сдвиговых выходов 25 блока управления 7. Входы эл ляентов И первой" группы 19 могут быть объвдннвны и подключены к выходу 6 блока управлвиия 7, так как запись единицы в разрядныв триггеры 4 регистра 4 происходит в каждом цикле, а это означает также, что можно вместо записи нулевого исходного состояния в регистр 3 записать значение единицы, т.в. 0,1111...

1„ и с помощью только элементов И 22 второй группы в необходимыв такты

s зависимости от Функции исключить значение единицы в разрядах регистра

3, что ведет к сокращению числа схем И за счет элементов И 19 первой группы.

В таблице представлен пример деления двоичных пятиразрядных чисел, т.е. Я "а/в при а"-0,25 в=0,5 ° как видно иэ примера и чертежа, поясняющего работу устройства деления в регистр 3 и вго первый разряд при 1

j =3 записывается единица информации, которая затем переходит i s разряда s разряд. Иноформация предыдущего разряда регистра 3 зависит от функции

« при Я< =- +1 она сохраняется, p s g «Т становится нулевой. таким образом, представленная ор ганизация устройства д ления позволя

61224б

+1 0,10000

О, 01000

О, 00100

0,00010

0,00001

0,000001

0,0000001

О,ООООООО

Формула изобретения

Подписное

Тираж 826 цНИИПИ Заказ 3462/43

Филиал ППП Патент, r Ужгород, ул. Проектная 4 ет упростить устройство для деления за счет исключения одного элемента И, разрядного сумматора и постоянного запоминающего устройства для реали0 01000

1,11000

0,00000

0illlOO

l,ll)10

1,11)ll

1 11)ill

1,1111)11 устройство для деления, содержащее в5

:регистр делимого, регистр делителя, регистр результата, группу элементов

ИЛИ, первую группу элементов И, вторую груйпу элементов И, сумматор, блок управления, причем информационные 30 входы регистра делителя соединены . с входнжи информационными шинами делителя, информационные входы регистра делимого соединены с выходами злементов ИЛИ группы, первые и вторые входы;щ которых соединены соответственно с входили инфо.мационньяяи. бяками делимого и выходами сумматора, первые и вторые входы которого соединены соответственно с информационными вьщо-4О дами регистров делителя и делимого, первый выход блока управления соединен со сдвиговым входом регистра делите ля, о т л и ч а ю щ e e с я тем, что, б зации 2 1 Ц и реализации данного алгоритма деления на базе трехрегнстрового, односумматорного арифметического устройства.

0,00000

0,11111

O i 10000

Oil)000

0,10100

О, 10010

O,10001

0,10000 с целью упрощения устройства, в нем единичный вьасод знакового разряда регистра делителя соединен с первьаки входами элементов И первой группы, вторые входы которых соединены с вторьи входом блока управления, нулевой. выход знакового равряда регистра делителя соединен с первыми входами элементов И второй группы, вторые входы которых соединены со адвиговьван выходами блока управления, выходн элементов И первой и второй группы соединены соответственно е первыея х вторьве входами регистра реэулвтата.

Источники информации, принятые во внимание при экспертизе

1. Марцев м. А. Арифметика цифровьв< маявши, М., Наука, 1969 ° . o. 492 500.

2. Авторское свидетельство СССР В 417790, кл. ф 06 ь. 7/52, 1974