Запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 07.07.76 (21) 2379700/24 с присоединением заявки № (23) Приоритет (43) Опубликовано 30.06.78. Бюллетень № 24 (45) Дата опубликования описания 13.06.78

11/00

Государственный комитет

Совета 1Нинистров СССР по делам изобретений и открытий

8.8) (72) Авторы изобретения

В. Ф. Гусев, Г. Н. Иванов, В. Я. Контарев, В. Я. Кремлев, Г. И. Кренгель, М. 3. Шагивалеев, Ю. И. Щетинщ и А. У. Ярмухаметов -з ДД ) (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОИ СТВО

Изобретение относится к запоминающим устройствам и может быть использовано в процессорах электронных вычислительных машин (ЭВМ).

Известны запоминающие устройства (1, 2).

В одном из известных устройств, выполненном на отдельном блоке, например на тонких магнитных пленках, обеспечиваются быстрое считывание и запись, соизмеримые с циклом работы процессора. Адресный вход запоминающего устройства подключен к регистру адреса, а информационный вход и выход запоминающего устройства — к регистру данных (1). Однако наличие одного регистра данных позволяет за один цикл работы процессора либо прочитать операнд из местной памяти, либо записать его в местную память.

Наиболее близким техническим решением к изобретению является запоминающее устройство, содержащее блок памяти, первый и второй входы которого подключены соответственно к выходу первого счетчика и первому выходу блока управления, вторым выходом связанного с управляющими входами первого и второго счетчиков, информационные входы которых подключены к входам устройства, генератор, выход которого соединен с входом блока управления, группы информационных шин (2).

Это запоминающее устройство предназначено для размещения регистров общего назначения, регистров плавающей запятой, запасных регистров и буферных регистров ка5 нала. Считываемое из памяти слово передается в первый или во второй регистр, где оно может быть использовано процессором.

Запись в память производится также с первого или второго регистров под управлением микропрограмм. Это дает возможность осуществлять считывание одного слова .в течение первой половины цикла и запись другого слова в течение второй половины того же цикла в один и тот же регистр, запоминаю15 щего устройства.

Однако наличие расщепленного цикла памяти приводит к тому, что за один цикл памяти может быть прочитан только один операнд, тогда как в большинстве операций фигурируют два операнда. Запись в память в полутакте регенерации требует, чтобы записываемый результат был помещен в регистр заранее, как минимум в предыдущем такте.

Из этого следует, что запись результата опе2в рации невозможна в такте чтения исходного операнда.

Таким образом на выполнение простой операции регистрового форм ата требуется минимум три такта: такт чтения первого опе30 ранда; такт ° тения второго операнда; такт

613402

3 записи результата. Наличие трех тактов обусловно структурой запоминающего устройства.

Цель изобретения — повышение быстродействия запоминающего устройства путем сокращения тактов выполнения операций.

Поставленная . цель достигается тем, что устройство содержит дополнительный блок памяти, коммутатор и элементы И вЂ” HE, один из входов которых подключен к третьему и четвертому выходам блока управления, другие входы — к выходам блоков памяти, а выходы элементов И вЂ” 1-IE соединены с информационными шинами первой и второй групп. Входы дополнительного блока памяти подключены к третьему входу блока памяти и информационным шинам третьей группы, к выходу коммутатора и пятому выходу блока управления, входы коммутатора соединены с выходами счетчиков и генератора и пятым выходом блока управления.

На фиг. 1 изображена функциональная схема запоминающего устройства; на фиг.

2 — схема коммутатора; на фиг. 3 показана временная диаграмма, поясняющая работу коммутатора, Запоминающее устройство содержит (см. фиг. 1) блок 1 памяти, дополнительный блок

2 памяти, элементы И вЂ” HE 3, группы информационных шин 4 — 6, первый счетчик 7, коммутатор 8, второй счетчик 9, блок 10 управления, генератор 11.

Входы счетчиков соединены с входами 12 и 13 устройства. Первый и второй входы блока 1 подключены соответственно к выходу счетчика 7 и первому выходу блока 10, второй выход которого соединен с управляющими входами счетчиков 7 и 9, Одни из входов элементов И вЂ” НЕ 3 подключены к третьему и четвертому выходам блока 10, другие входы — к выходам блоков 1 и 2 памяти, а выходы элементов И вЂ” HE соединены с информационными шинами первой 4 и второй 5 групп. Входы блока 2 подключены к третьему входу блока 1 и информационным шинам третьей группы 6, к выходу коммутатора 8 и пятому выходу блока 10. Входы коммутатора 8 соединены с выходами счетчиков 7 и 9 и генератора 11 и пятым выходом блока 10.

На фиг. 2 приняты следующие обозначения: 14 — блок синхронизации; 15 — блок коммутации; 16 — первый вход коммутатора;

17 и 18 — первый и второй элементы И вЂ” НЕ соответственно; 19 и 20 — второй и третий входы коммутатора соответственно, 21— триггер; 22 и 23 — элементы триггера; 24 и

25 — третий и четвертый элементы И вЂ” НЕ соответственно, 26 — элементы НЕ; 27 — коммутирующие элементы; 28 и 29 — первые и вторые информационные входы блока коммутации соответственно; 30 — выход блока коммутации.

На фиг. 3 показаны первая синхросерия

Сl импульсов (а) и вторая синхросерия С2

Зо

65 импульсов (б), сигнал записи (в), а также сигналы на выходах элементов 17 (г), 18 (д), 23 (е), 24 (ж), 25 (3), 26 (и).

Работает устройство следующим образом.

Для выполнения команд обработки данных необходимо извлечь из запоминающего устройства два операнда и загрузить в запоминающее устройство результат обработки, Для экономии объема команд обычно адрес результата задается неявно, например результат загружается на место первого операнда.

Таким образом, в команде обычно указаны два адреса: адрес регистра запоминающего устройства (Аl), где расположен первый операнд и куда следует загружать результат, и адрес регистра запоминающего устройства, содержащего второй операнд (А2). Адреса первого и второго регистров по входам

12 и 13 загружаются соответственно на первый 7 и второй 9 счетчики. Операнды загружаются в запоминающее устройство с шин 6, куда подаются, например, из оперативной памяти (на фиг. 1 не показано).

Сигнал записи из блока 10 управления (например, микропрограммного) поступает на блоки 1 и 2 памяти и на коммутатор 8.

Коммутатор 8 подключает к адресному входу дополнительного блока 2 памяти выход счетчика 7. Таким образом информация записывается одновременно в одноименные регистры обоих блоков 1 и 2 памяти по адресу, определяемому содержимым счетчика 7. Запись следующих операндов проводится аналогично, путем смены адреса записи на счетчике 7 загрузкой в него определенного поля следующей команды загрузки или увеличением содержимого счетчика 7 на единицу при загрузке массива. Продвижение счетчика 7 осуществляется по сигналу из блока 10 управления. После загрузки блоков памяти в обоих блоках одна и та же информация будет расположена в одноименных регистрах запоминающего устройства.

В некоторый момент времени процессор

ЭВМ, в состав которого входит описанное запоминающее устройство, выполняет команду обработки двух операндов, например сложение. Оба операнда располагаются в разных регистрах запоминающего устройства, например, по адресу Аl и А2. Результат обработки следует загрузить также в запоминающее устройство по адресу Al. При выборке команды адрес первого операнда Аl засылается на счетчик 7, а адрес второго операнда

А2 — на счетчик 9, коммутатор 8 при отсутствии сигнала записи с блока 10 управления подключает к адресному входу дополнительного блока 2 памяти счетчик 9. Блоки 1 и 2 памяти находятся в режиме постоянного чтения. На выходах блока 1 присутствует информация, прочитанная из регистра по адресу Al, а на выходах блока 2 — из регистра по адресу А2.

613402

В первом полутакте выполнения операции по сигналу из блока 10 управления выходы блоков 1 и 2 памяти через элементы И вЂ” НЕ

3 подсоединяются к шинам 4 и 5. Шины 4 и

5 подключены к входам обрабатывающего блока процессора, а шины 6 — к его выходу (связи шин 4 — 6 с обрабатывающим блоком на фиг. 1 не показаны). Через некоторое время, равное времени задержки на обрабатывающем блоке, результат операции появляется на шинах 6. Во втором полутакте работы блок 10 управления подает сигнал записи. При этом коммутатор 8 отключает от адресного входа дополнительного блока памяти счетчик 9 и подключает счетчик 7. Запись в оба блока памяти производится по адресу Al, соответствующему содержимому счетчика 7, т. е. результат записывается по адресу первого операнда. При выполнении следующей команды эта информация может быть использована в качестве как первого, так и второго операндов, так как содержимое в обоих блоках памяти всегда идентично.

Пересылка из регистра в регистр производится следующим образом. По сигналу из блока 10 управления к шинам 5 через элементы И вЂ” НЕ 3 подключается выход блока

2 памяти. Обрабатывающему блоку процессора задается функция сквозной передачи второго операнда (например, сложение с нулем) . Информация, прочитанная по адресу

А2, из блока 2 памяти через элементы И вЂ” HE

3, шины 5, обрабатывающий блок, шины 6 записывается в оба блока памяти во втором полутакте. При этом коммутатор 8 переключает адресный вход блока 2 памяти со счетчика 9 на счетчик 7. Синхронизация работы коммутатора осуществляется тактовым генератором 11.

Коммутатор 8 работает следующим образом.

На вход 16 блока 14 синхронизации (см. фиг. 2) поступает сигнал записи (фиг. 3, в) от блока 10 управления и синхронизации (фиг. 3, а, б) от генератора 11. Первый элемент И вЂ” НЕ 17 устанавливает триггер 21 по первой синхросерии CI. Второй элемент И—

HF 1 8 сбрасывает триггер 21 по синхросепии С2 (фиг. 3, г, д, е). На третьем элементе

И вЂ” НЕ 24 совпадают сигналы состояния триггера и выхода элемента И вЂ” НЕ 17. На выходе элемента И вЂ” НЕ 24 формируется сигнал соответствхющий промежутку между сериями СI и С2 (см. фиг. 3, г). Четвертый элемент И вЂ” HE 25 служит сборкой сигналов низкого уровня с элементов И вЂ” HF. 24 и 18 и вырабатывает суммарный сигна и, фронт которого совпадает с окончанием c HHxpocHI нала Сl, а спад — с окончанием сигнала записи, так как запись производится по С2 (см. фиг. З,з). Этот сигнал поступает на первые управляющие входы элементов 27 коммутации, подключая первые входы 28, а сигнал противоположной полярности с элемента HF

26 подается на другие х правляющие входы элементов 27 коммутации, отключая вторые входы 29 (см. фиг. 3, з, и).

Таким образом, чтение на шины 5 содер>кимого дополнительного блока 2 памяти по синхронизации Сl осуществляется по адресу, определяемому счетчиком 9. По окончании синхросигнала Cl коммутатор 8 начинает переключаться (за время промежутка между сериями коммутатор переключается) и на адресные входы блока 2 памяти поступает адрес со счетчика 7.

К моменту записи по сннхросерии С2 все переходные процессы в коммутаторе 8 успевают закончиться. Запись производится по адресу, определяемому счетчиком 7. Этот адрес подается все время, пока действует сигнал записи, синхронизированный С2. По окончании этого сигнала коммутирующиеэлементы 27 начинают переключаться. По синхросигналу Сl следующего такта к адресному входу дополнительного блока 2 памяти вновь оказывается подключенным счетчик 9 (см. фиг. 3, з, и).

Коммутатор 8 обеспечивает переключение адресных входов дополнительного блока памяти во время промежутка между синхросериями.

Предлагаемое запоминающее устройство позволяет осуществить чтение двух различных регистров и запись в один из них за один такт ра боты процессора, что увеличивает производительность ЭВМ в три раза по сравнению с прототипом.

Формула изобретения

Запоминающее устройство, содержащее блок памяти, первый и второй входы которого подключены соответственно к выходу первого счетчика и первому выходу блока управления, второй выход которого соединен с управляющими входами первого и второго счетчиков. информационные в оды которых подключены к входам устройства, генератор, выход которого соедннен с входом блока vIIравления, группы информационных шин, отл и ч а ю щ е е с я тем, что, с целью повьппения быстродействия устройства, QHQ содержит дополнительный блок памяти, коммутатор и элементы И вЂ” НЕ, одни из входов которых подключены к третьему и четвертому выходам блока управления, другие входы — к выходам блоков памяти. а выходы элементов

И вЂ” HE соединены с информационными шинами первой и второй групп, входы дополнительного блока памяти подключены соответственно к третьему входу блока памяти и информационным пп нам третьей группы, к выходу коммутатор и пятому выходу блока управления, входы коммутатора соединены соответственно с выход"..ми счетчиков и генератора и пятым выходом блока управления.

Источники информации, принятые во внимание при экспертизе

1. Микропрограммное управление, Вып. II.

М., изд. «Мир», 1974. с. 72, 613402

2. Микропрограммное управление. Вып. II, М., изд. «Мир», 1974. с, 168, рис. 8.1 и рис.

8.9.