Арифметическое устройство

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДВТВЛЬСТВУ

633016 (6l) Дополнительное к авт. свил-ву(22) Заявлено15. 12,75 (2}) 2199624/18-24 с присоединением заявки _#_— (23) Приоритет— (43) Опубликовано 15. 11. 78.Бюллетень № 42 (45) Дата опубликования описания 20.11.78 (5}) М, Кл.

С 06 Р 7/38

Государственный номнтет

Совета Мнннстров СССР по делам нзооретеннй н открытнй (53) УДК 681.:32"..5 (088,8) (У2) Авторы изобретения

A. П, Рейхенберг и P. Я. Шевченко (71) Заявитель (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к области цифровой вычислительной техники и может быть использовано для аппаратурной реализации операции вычисления частного от деления произведения двух аргументов ня третий.

Известно арифметическое устройство специализированной вычислительной машины, содержашее сумматоры, регистры, схе-мы анализа, логические элементы и т.п.

Это устройство не предназначено для вычисления частного от деления произведения двух аргументов на третий.

Наиболее близким техническим решением к данному изобретению является арифметическое устройство, которое содер15 жит, как и данное арифметическое устройство, блок управления, выходы которого подключены к управляющим входам регистров сдвига, первые выходы первого, 20 второго и третьего регистров сдвига соединены соответственно с первыми входами первого, второго и третьего сумматоров - вычнтателей, выходы которых соедииены с первыми входами соответствующих регистров сдвига, вторые выходы второго и третьего регистров сдвига соединены соответственно с первыми вхолами четвертого и пятого регистров сдвига, выход четвертого регистра сдвига соелинен со вторыми входами первого и второго сумматоров-вычитателей, выход пятого регистра сдвига соединен со вторым входом сумматора-вычитателя.

Недостатком известного устройства является то, что оно не предназначено для вычисления частного от деления произведения двух аргументов на третий, причем делитель должен быть всегда больше делимого, т.е. область изменения аргументов ограничена.

Целью изобретения является расширение функционал ьных возможностей благодаря вычислению частного от деления двух аргументов на третий аргумент и расширения области изменения аргументов.

Поставленная пель достигается тем, что в устройство, содержашее блок уп633016 раилення, выходы которого подключены к управляю>цим входам регистров сдвига, первые вь>ходь> первого, второго и третьего регистров сдвига соединены соответственно с первыми входами первого, вто- у рого и третьего сумматоров-вычитателей, выходы которых соединены с первыми иходами соответствующих регистров сдвига, вторые выходы второго и третьего регистров сдвига соединены соответствен- 16 но с периыми входами четвертого и пятого регистров сдвига, выход четвертого регистра сдвига соединен со вторыми вхо дами первого и второго сумматоров-аь>читателей, выход. пятого регистра сдви- tS га соединен со вторым входом третьего сумматора-вычитателя, введен блок анализа сходимос ги вычисления, вход которого соединен со ° вторым выходом первого регистра сдвига, первый и второй выходы — с соответствующими входами блока управления, третий выход - к управ. ляю>цим входам сумматоров-вычитателей.

При этом блок анализа сходимости вычисления содержит две схемы сравнения, вы- И ходы которых подключены соответственно ко входам триггеров, выходы которых подключены соответственно к первым входам влементов И, вторые входы которых подключены к тактовой шине, выходы вле- 39 ментов И подключены соответственно к первому и второму выходам блока анализа, входы схемы сравнения и первый вход третьего влемента И являются входами блока анализа сходимости, второй вход 35 третьего влемента И подключены к тактовой шине, выход третьего элемента И— через третий триггер к третьему выходу блока анализа сходимости вычисления, Такое устройство позволяет расширить 4© функциональные возможности и область изменения аргументов, На фиг. 1 представлена блок-схема арифметического устройства; на фиг, 2

g$ представлена блок-схема анализа сходимости вычисления.

Арифметическое устройство содержит одноразрядные сумматоры-вычитатели

1 3, регистры сдвига 1-8, блок 9 аналиЯ за сходимости вычисления и блок 10 управления, Первые выходы регистров сдвига 4-6 подключены соответственно к первым входам сумматоров иычитателей

lЗ,,выходы которых соединены соответ л

И ственно с»ериыми входами этих регистров сдвига 4-6, вторые выходы которых соответственно соединены с первыми входами блока 9 анализа сходимости вычисх z. z. .-z -+а 2 2 Я о о >kg, ь1 — Х.

>lj l1 оо

-з XY

Y. =Y..+q- - (. 2 . (1+>3+1 > 3 13 Ч пл ления, регистра сдвига 7 и регистра сдвига 8. Выходы регистров сдвига 7 и

8 соответственно соединены со вторыми входами сумматоров-вычитателей 1-2 и вторым входом сумматора-вычитателя 3, Первый и второй выход блока 9 анализа сходимости соединены с соответствующими входами блока 10 управления, третий выход - с управляющими входами сумматоров-вычитателей 1-3, Выходы блока

l0 управления соединены с управляющими входами регистров сдвига 4- 8, Входами устройства являются входы регист ра сдвига 4 для значения первого аргумента Х, регистра сдвига 6 для значения иторого аргумента У и регистра сдвига

5 для значения третьего аргумента Z

Выходом устройства является выход регистра сдвига 6. Блок 9 анализа сходимости вычисления содержит, например, схемы сравнения 11 и 12, триггеры 1315, элементы И 16-18, Схема сравнения

11 необходима для сравнения содержания регистра сдвига 4 с логическим нулем, который подается на один из входом. На другие входы подсоединены выходы всех разрядов, кроме знакового, регистров сдвига 4. Знаковый разряд подсоединен на один из входов второй схемы сравнения 12 и на вход влемента И 18. Выход схемы сравнения 11 через триггер 13 и влемент И 16 соединен с первым вь>ходом блока 9, Выход схемы сравнения 12 через триггер 14 и влемент И 17 соединен со вторым выходом блока 9. Вторые входы влементов И 16-18 соединены с тактовой шиной 19. Выход влемента

И 18 соединен с триггером 15, выход которого соединен со входом схемы сравнения 12 и третьим вь>ходом блока 9.

Итерационный процесс вычисления ос« нован на одновременном решении системы разностных рекуррентных соотношений, например, для двоичной системы счисления:

X a X-Z.

-Я х„„,-,„-х;; —,;г;;г, х„о. с .=s g»

1,j

6330

Содержание регыстра G

5f+(j+(содержание регистра 5 соде ржание регистра 4

1 (Х.

i%(i j+(1+(, jt f

О О Хо,о = 0,375

О. 25 00000

О, 2500000

0,5000000

0,5000000

1,0000000

1 О 0,0000000 где i -показатель порядкового номера итерации, $ =- 0,1, ... П-показатель веса итерации, и -число разрядов.

Вычисления в арифметттческом устрой- у стае осуществляются следующим образом, r

Первоначально в регистр сдвига 4 заносится значение аргумента Х, и регнс.тр сдвига 5 - еначенне аргумента Z н и регистр сдвига 6 - значение аргумента У, ц

В начальной итерации тактовые импульсы с выхода блока 10 управления начинают поступать только в регистры сдвига 4 и

7, содержание которых алгебраически суммнруется в сумматоре-вычнтателе 1, М

Резулвгат начальной итерации записывается в освобождающиеся при сдвиге старшие разряды регистры сдвига 4, B конце начальной итерации в етом регистре содержится значение Х - Х . М

В любой (,) мэй итерации с" выходов блока 10 управления выданья последовательности (серия,) тактовых импульсов для сдвига содержания регистров сдвига

7 и 8 на разрядов вправо от запятой и продвижения содержаний регис.гров сдвига 4-8 на соответствуюшие входы сумматоров-вычнтателей 1-3, Резулвгаты каждой итерации эапнсываются с выходов сумматоров-вычитателей 1-3 младшими ® разрядами вперед и освобождаюшнеся при сдвиге старшие разряды регистров сдвиг.a .4-6 соответственно и продвигаются в сторону младших разрядов к началу итнх регистров, В конце каждой итерации по сигналу с тактоиой шины 19 и блоке

9 анализа сходимости вычислений пр знаку содержания регистра сдвига 4 формируется очередная цифра оператора Я, путем Л

Лля этих значений ар1гментов время вычисления равно 2(ll + пт ) тактов пля

30 тактов для 12-разрядных чисел.

Сравнительные испытания данного арифметического устройства с известным устройством показалн, что данное уст ройство обладает расширенными функцио-> нальными возможностями, не накладыва16 ( установки триггера 15 в соответствующее положение. При значении 4; = -1 сумматор-вычитатель 1 работает и режиме cavжения,сумматоры-вычитатели 2-3 и рс жиме вычитания. При 0, +1 режим их ратi,j боты заменяется на обратный.!! ри перемене значения очередной цифры0,. о схемы кз 4 сравнения 12 через триггер 14 и елелтент

И 17 со второго выхода блока 9 на блок

10 управления выдается сигнал перехода от (-й величины к следующей величине сдвига на + 1 разрядов, т.е. вес итерации увеличивается на единицу. При нулевом содержании регистра сдвига 4 с выхода схемы сравнения 11 через триг гер 13 и элемент И 16 с первого выхо— да блока 9 на вход блока 10 выдается сигнал останова, т.к. процесс вычисления закончен и тактовые импульсы на слелуюшей итерации не выдаются. При этом содержание регистра сдвига 6 равно значению частного от деления произведения двух аргументов на третий.

Максимальное время вычисления в такTax passo T » > и I n + w )»n me число дополнительных разрядов для компенсации погрешностн усечения чисел при сдвиге, и растет с уменьшением аргумента Z . Однако благодаря асинхронному режиму работы для большинства значений аргументов время вычисления меньше максимального значения, что значительно меньше времени вычисления при помощи отдельных операций умножения н деления при сравнимых затратах оборудования.

В таблице приведен пркмер вычисления в арифметическом устройстве для значений аргументов Х = 0,5, У 0,25 я Е 0,125. ет ограничения на пределы нзменення аргументов и обеспечивает высокое быстродействие при умеренных аппаратурных затратах. формула изобретения ((,Арифметическое устройство, содержащее блок управления, выходы которого подключены к управляющим входам регист

633016

Фиг. 1

ПНИИПИ Заказ 6555/39 Тираж 784 Подписное

Фклиал ППП Патент, r. Ужгород, ул. Проектная, 4 ров сдвига, первые выходы первого, вто» рого и третьего регистров сдвига соединены соответственно с первыми входами первого, второго и третьего сумматороввычитателей, выходы которых соединены у с первыми входами соответствуюших регистров сдвига, вторые выходы второго и третьего регистров сдвига соединены соответственно с первымн входами четвертого и пятого регистров сдвига, выход четвертого регнстра сдвига соединен со вторыми входами первого и второго сумматоров-вычитателей, выход пятого регистра сдвига соединен со вторым входом третьего сумматора-вычитателя, о т л и - $$ ч а ю щ е е с я тем,что,сцелью расширения функциональных возможностей благодаря вычислению частного от деления произведения двух аргументов на третий аргумент и расширения области изменения аргументов, устрой-Зф ство содержит блок анализа сходимости вычисления, вход которого соединен со вторьтм выходом первого регистра сдвига, первый и второй выходь> — с соответствуюшими входами блока управления, третий выход - к управляюшим входам сумматопов-в ычитателе й.

2. Устройство по п.1, о т л и ч а ю— ш е е с я тем, ито блок анализа сходимости вычисленйя содержит две схемы сравнения, выходы которых подключены соответственно ко входам триггеров, выходы которых подключены соответственно к первым входам элементов И, вторые входы которых подключены к тактовой шине, выходы элементов И подключены соответственно к первому и второму выходам блока анализа, входы схем сравнения и первый вход 1ретьего элемента И являются входами блока аналнза сходимости, второй вход третьего элемента И подключен к тактовой шине, выход третьего элемента И -через третий триггер к третьему выходу блока анализа сходнмости вычисления.