Устройство для управления блоками памяти

 

Q Il И C A H N Е ((ц636676

ИЗОБРЕТЕМ ИЯ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свил-ву— (22) Заявлено 14.06.76(21) 2371961/18-24 (51) М. Кл

G 11 С 9/00 с присоединением заявки №(23) Приоритет

Государственный комитет

Совета йнинстроа СССР оо делам иаооретеиий и отхро(той (43) Опубликовано 05. 12. 78.Бюллетень ¹45 (53) YAK 681. 327.. 6 {088. 8) (45) Дата опубликования описания 25, 13,"78 (72) Автор изобретения

H. Пресняков ( (, .,, т, т ( ( и с т

)

Особое «сестру«торс«се бюро ныннспнтепьнок тек««ко:""." ." ;.: :

РН3анскот о рвтп««отехннческо о ниотнтута (71) Заявитель (54) УСтройС BO an АВ ) И ЕпОКА 4 m m)4

Изобретение относится к области цифровой вычислительной техники, в частности, к запоминающим устройствам, состоящим из нескольких независимых секций.

Известно устройство для управления памятью, состоящее из нескольких секций для повышения производительности машины 1}.

Известное устройство содержит адресный регистр, выходы старших разрядов которого соединены со входами преобразователя кода адреса и входами адресных коммутаторов, а младших — подключены к входам дешиф10 ратора.

Известное устройство обеспечивает возможность выборки из памяти при одном обращении одновременно от f до и ячеек по последовательным адресам, начиная от адреса, указанного в команде. Количество вы- т5 бираемых ячеек (формат обращения) задается кодом, поступающим на специальные входы устройства.

Для возможности одновременной передачи н приема из памяти слов, а также для управления форматом обращений помимо усложнения самого устройства управления памятью известного устройства необходимо существенное усложнение процессоров и вычислительной системы в целом. Поэтому при2 мененне известного устройства не позволяет повысить производительность, так как время выборки информации и время цикла у этого устройства не уменьшается по сравнению с отдельной секцией памяти (с отдельным блоком) .

Цель предлагаемого изобретения — повысить эффективное быстродействие секционираванной памяти и тем самым повысить производительность тех машин, в которых обмен с памятью осуществляется одним словом.

Указанная цель достигается тем, что в устройство для управления блоками памяти введены формирователи признака готовности и выходные коммутаторы, управляющие входы которых соединены с соответствующими выходамн дешпфратора и формирователей признаков готовности, входы которых подключены к выходам адресных коммутаторов, В настоящем изобретении обеспечивается опережающая выборка информации, заключающаяся в том, что при считывании по какому-либо адресу производится одновременно и обращение по и — 1 адресам, образующим вместе с выбранным адресом некоторый непрерывный массив ячеек памяти, 636676 например такой, ко>да выбранный адрес является первичной ячейкой массива.

Информация иэ этих, дополнительно опрашиваемых ячеек памяти подготавливается к выдаче. Если следующее считывание производится по адресу, который предварительно опрошен, то обращение отрабатывается за значительно меньшее время, чем время выборки из секции памяти.

На чертеже представлена блок-схема предлагаемого устройства управления с такил! массивом дополнительно опрашиваемых ячеек, когда выбираемая ячейка является первой в массиве, и для такой памяти, которая допускает смену хранимой информа-. ции.

Устройство содержит адресный репгстр 1, разделенный на две части — старшую 2 и младц>ую 3; преобразователь 4 кода адреса для увеличения !а единицу содержимого старшей части адресного регистра; п адресных коммутаторов 5 для передачи на входь! п секций памяти и п формирователей признаков готовности информации, либо содержимого старшей час ги адресного регистра 2, либо выходного кода преобразователя 4 кода адреса; дешифратор 6 сигналов управления сборками адресов; дешифратор 7 выбираемой секция для выработки управляющего сигнала, который определяет выбранную секцию памяти; формирователи 8 признаков готовности информации, которые, начиная с момента смены адреса для секции памяти, вырабатыва>от на время выборки иэ секции памяти сигнал, блокирующий выдачу информации через выходной коммутатор 9.

Входы адресного регистра 1 соединены с входными шинами 10 адреса.

Адресные коммутаторы 5, имеющие информационные входы 11 и 12, включены между выходом старшей части 2 адресного регистра, к которому подключены информационные входы 11, и адресными входами секций памяти 13.

Для осуьцесхвления записи информации 4(1 введены схемы «И» 14, которые одними своими входами присоединены к дешифратору 7 выбираемой секции, а выходами — к входам 15 «Запись в секцию» секций памяти.

По сигналу, поступающему на вход 15, производится запись в секцию информации с 4 информационных входов 16.

При отсутствии блокирующего сигнала или после его окончания на управляющем входе выходного коммутатора на информационные выходы 18 выдается информация иэ выбираемой секции памяти, которая определяется дешифратором 7 выбираемой секции, подающего сигнал на один из управляющих входов 19 выходных коммутаторов 9.

Для синхронизации записи информации один из входов схем «И» 14 соединен с шиной 20 «Запись», Дешифратор 6 сигналов управления построен так, что для всех адресных коммутаторов, соответстнун>>ц>>х тем сек!1>>>>л! >!!>м>>ти, >!Оме1>а которых меньше, чем код, одержащийся в младшей части, ? адресноп> регистра l, формируется управляк>>ций сигнал для передачи адрсса, постунак>щего с выхода преобразователя 4 .кода адреса, а для остальных адресных коммутаторов управляющий сип>ал для передачи кода адреса из старшей части 2 адресного регистра 1.

Устройство работает следу>ошим образом.

Адресный регистр 1 принимает с входных шин 10 адрес очередного обрац,ения, который можно представить в виде

А„+ а, где а — .содержимое младших разрядов адреса, указывающее на нОмер секции памяти, соответствующей данному адресу, О«: а «„-1;

А — содержимое старших разрядов адреса, указывающее на номер ячейки в выбранной секции памяти.

Преобразователь 4 кода адреса формирует величину А+ l. Beëè÷ènÿ «а», содержащаяся в младшей части 3 регистра,3, расшифровывается дешифратором 6 таким образом, что коммутаторы 5 передают на адресные входы секций памяти, номера которых больше или равны «а», величину А, а на адресные входы остальных секций — величину А+1. Обращение производится постоянно ко всем секциям памяти. В результате в секции с номером «а» выбирается ячейка с адресом А„+ a,..., в секции с номером п — l — ячейка с адресом А„+п — l, в секции с номером 0 — ячейка с адресом

А„+ и....., в секции с номером а — l — ячейка с адресом А„, + а + n — l, иначе говоря, одновременно выбирается и последовательных ячеек, начиная с ячейки с адресом

А«!+ а. Если в результате данного обращения сменился код на адресных входах секции памяти, в которой находится ячейка памяти А„+ а, то нужная информация появится на информационных входах выходного коммутатора 9 через время выборки из секции памяти, поэтому формирователи 8 признаков готовности информации, начиная с момента смены кода адреса на адресных входах секций памяти, формируют сигналы, постуйающие на один из управляющих входов коммутатора 9, задерживающие выдачу информации из секции на время, равное времени выборки из секций. В связи с тем, что для большинства вычислительных процессов характерна большая вероятность обращений по последовательным и близкорасположенным адресам различных видов памяти (буферной, управляющей, оперативной), то больп>ой процент (например, в некоторых типах управля>ошей, буферной памяти до

100, ) приходится на такие обращения; когда код на адресных входах выбранной секции не изменяется при приеме обращения и информация выдается из памяти через

636676

Фор.4((/ла изобретения

Составитель Г. Мамджян

Редактор Ю. Челгоканов Техред О. Луговая Корректор С (((екмар

Заказ 6957/42 Тираж б75 Подписное

ИНИИ(1И Государственного комитета Совета Министров СССР по делам изобретений и открытий! (3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4 время значительно меньшее времени выборки иэ секции. Эффективное значение цикла памяти, таким образом, может быть уменьшено в и раз по сравнению с циклом секции памяти.

Для того чтобы организовать такой массив опрашиваемых ячеек, когда выбранная ячейка является последней из этого массива, необходимо выполнить преобразователь кода 4 так, чтобы он уменьшал на единицу код со старшей части 2 регистра I, Дешифратор 6 должен управлять коммутаторами 5 таким образом,,чтобы они передавали в секцию памяти код с преобразователя кода 4 в том случае, если номер секции больше номера выбранной секции.

Если выбранная ячейка должна находить. 15 ся в середине массива опрашиваемых ячеек, то необходимы два преобразователя кодов; уменьшающего и увеличивающего на 1 значения кода со стари>ей части регистра I.

Необходимо также введение в коммутаторах 5 дополнительных информационных входов, соединенных со вторым преобразователем кодов, и дополнительных управляю(цих входов, соединенных с дополнительными Bbl ходами дешифратора 6.

Устройство для управления блоками памяти, содержащее адресный регистр, выло. ды старших разрядов которого соединены со входами преобразователя кода адреса и входами адресных коммутаторов, а выходы младших разрядов подключены к входам дешифратора, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит формирователи признака готовности н выходные коммутаторы, управляющие входы которых соединены с соответствуюгцими выходами дешифратора и формирователей признака готовности, входы которых подключены к выходам адресных коммутаторов.

Источники информации, принятые во внимание при экспертизе:

i. Авторское свидетельство СССР

Хе 297070, кл. С> 11 С 9/ОО, 1971.