Устройство для централизованного контроля

 

CcNo3 Советеюа

С©цналиетичеснни

Рвсв биыи

1

1 (61) ДОполнительное к авт. свил-ву№479119 (22) Заявлено 15.11.74 (2l) 2074981/18-24 с присоединением заявки №вЂ” (23) Прнорнтет

Опублнковано 15.03,79.Бюллетень № 10

Дата опубликования описания 15.03.79

Гввуйвувтвенай щнатат

СССР аю двяаи язИрзтви9 и вткрвпй

В. Ф. Бахмутский, Э. П. Дзисяк, А. Б. Кмет Я. Д. раков, М. И. Кофман, 3. Ф. Шпипевая, О. Л. Никопайчук и В. С. Якушев (У2) Авторы изобретена»

Специапьное констру кторское бюро микроэлектроники в приборостроении (73) ЗВ»эитель (54) УСТРОЙСТВО ДЛЯ ЦЕНТРАЛИЗОВАННОГО КОНТРОЛЯ

Изобретение относится к области ав томатнки и вычиспитепьной техники и может быть испопьзовано при построении гибридных (анапого-цифровых) измеритель но-вычисп итепьных компнексов.

По основному авт. св. ¹ 479119 3 известно устройство централизованного контропя, содержащее "датчики, блоки измерения, коммутатор фаз, анапого-цифровой преобразователь, цифровой регистратор, генератор тактовых импупьсов, счет- 1В чик, дешифратор-распрецепитель, задатчики фазовых уставок, фазовые компараторы, блок допускового контропя, бпок управпенкя, управпяемый ключ, дифференциапьные усипитепи, управпяемые эпемен-. > ты памяти, анапоговые сумматоры, генератор ступенчатого напряжения, генератор опорных импупьсов, масштабные пре- образователи напряжения в фазу и фазы в напряжение.

Недостаток этого устройства заключает ся в том, что, корректируя статические погрешности прямых звеньев преобразова2

l ния, оно не учитывает динамические по грешности, обусловпенные инерционностью звеньев прямого тракта преобразования (гневным образом, датчикоВ) относитепи но скорости изменения процессов в коич ропируемом объекте.

Бень изобретения эакпючается в повышении точности контроля путем коррекции динамических погрешностей при сохранении общего принципа построения устройства в виде однородной структуры, испопьзующей во всех звеньях преобразова ния динамические эпементы (преобразоватепи) типа напряжение-фаза и фаза-напряжение, управляемые базисным (общим дпя всего устройства) набором многозначных функционапьных генераторов развертывающих сигналов.

Это достигается тем, что в преднагаемое устройство введены допоинитепьные коммутаторы фаэ, многовходовые эпементы ИЛИ, последовательно соединенные триггер, второй управляемый кпюч и функиионапьный генератор, вход управ652570 пения юторого и выход триггера, соединенный со входом управпения указанного ключа, подключены к блоку управления, и по числу датчиков-двухвходовые элементы ИЛИ; блоки динамической памяти, подключенные к генераторам ступенчатого напряжения и опорных импульсов и че.рез допопнитепьные нреобразователи фаза. напряжение - к первому дополнитепьному коммутатору фвз, бпоки определения no l0 пярности, выходы которых через многовходовые элементы ИЛИ подкпючены к блоку управления, а входы - к выходам преобразователей напряжение - фаза и через соответствующие бпоки динамической памяти - к первому дополнительному комму татору фаз; блоки памяти, информационные входы которых подсоединены к выходу второго управляемого кшоча, а выходы соединены со входами аналоговых сумматоров, и ло- гические бчоки, причем первые входы первых. погических блоков подключены к выходу блока управления, а вторые входы — к выходам дешифратора-распредепитепя, ко входам управпяемых элементов

25 памяти и коммутатора фаз, а выходы первых ногических блоков соединены со входами блоков памяти, через вторые погические бпоки — со входами первого. допопнительного коммутатора фаз и через третьи логические блоки - со входами соответствующих блоков определения попярности и второго допоннитепьного ком-, мутатора фаз, выходы которого подкпючены ко входу триггера, а входы через двухвходовые элементы ИЛИ - к выходам блоков динамической памяти, преобрезоватепей напряжение-фаза и ко входам первого допоинитепьного коммутатора фаз и соответствующего бпока опредепения полярности, На чертеже показано предлагаемое устройство, где 1 — дешифратор-распредепитепь, 2-1 - 2-И вЂ” датчики информа- 4 тивных параметров, 3-1 — 3 — И- цервыэ логические блоки, 4- счетчик, 5-1 - 5 П поки измерения параметра, 6-1 - 6-,И— бпоки памяти, 7 — управпяемый кпюч, 8-1 — 8 - И -дифференциальные усилитепи,, 9 - генератор тактовых имлупьсов, 10-1 - 10- И -управняемые эпементы памяти, 11 — генератор ступенчатого . напряжения, 12-1 - 12- П -аналоговые сумматоры, 13 - генератор опорных импульсов, 14-1 — 14- И-грубые масштабные преобразователи напряжения в фазу (Н-Ф), 15 — коммутатор фаз с кпючами 15-1 — 15- И, 16 — аналого-цифровой преобразователь (МШ), 17 — точный масштабный преобразователь фазы в напряжение (Ф-Н), 18-1 — 18 — tlвторые погические бпоки, 19 — цифровой регистратор (UP), 20 — первый допопнитеньный коммутатор фаз с ключами

20-1 — 20- И, 21 — блок управления, 22-1 — 22-,П -дополнительные масштабные преобразоватепи фазы в напряжение (Ф-Н), 23-1 - 23-М -блоки динамической памяти, содержащие 24-1 — 24- И масштабные преобрвзоватепи фазы в напряжение (Ф-Н) и 25-1 — 25-И-масш- табные преобразоватепи напряжения в фазу (Н-Ф), 26-1 — 26- И- двухвходовые элементы ИЛИ, 27- 1 — 27- И-третьи, логические блоки, 28 — функционапьный генератор, 29 - второй допопнитепьный коммутатор фаз, содержащий кшочи 29-1— 29- й, 30 — второй управляемый кпюч, 31 — триггер, 32, 33 — многовходовые элементы ИЛИ, 34-1 — 34-И- i блоки опредепения полярности.

Устройство работает следующим образом.

Контропируемые параметры с датчиков 2-1 — 2-,И поступают на блоки измерения 5-1 — 5-И и снимаются с них в виде изменяющихся напряжений0Х (UX " ...,Ц„„ соторые поступают постоянно на

Х1 Х1

Ф входы аналоговых сумматоров 12-1—

- 12- ll и дифференциапьных усипитепей

8-1 - 8- И. Один рвз зв цикп обегания всех каналов (поспедоватепьно дпя каждого канана) поступающее на вход дифференциального усипитепя 8- 1 напряжение разбаланса ЬЦ=Ох - Ох. (где Ц

i 1 Х1 напряжение на выходе масштабного преобразоватепя Ф-H 17), фиксируемое управляемым эпементом памяти 10- 1 (сигнап вкпючения элемента памяти подается с дешифратора-распределителя 1 одновременно с сигнапом вкпючения соответствующей позиции коммутатора 15- 1) и суммируемое с ОХ в анапоговом сумма °

1 торе 12-i1, отрабатывается по цепи обратной связи до нуля, т.е. до равенства

Ф

Ох.= Ок .. Время отработки кратно пека риоду тактовых импульсов, вырабатываемых генератором тактовых импуиьсов 9, и задается с блока управления 21, упрввпяющего ключом 7. Управпяемый кпюч

7 на время отработки размыкается и не пропускает эти импульсы на вход счетчика 4, который управпяет дешифраторомраспредепитепем 1. Таким образом, осуществпяется остановка коммутатора 15

652570 на нескопько тактов на отрабатываемой позиции

При этом на входы остальных суммато

:ров поступают напряжения Ох и AU., где hU - напряжение на выходе управ- б пяемого эпемента памяти 10- .(ьЦ = ц.g хХ

36g Кч ° - коэфФициент усипания

М

1 дифференциапьного усилителя 8-y }, по.пученное в предыдущем цикпе обегания, 16 так как блоки памяти сигнапом управпеиия с дешифратора-распределителя 1 откпючены от выходов дифференциальных усипитепей и сохраняют свое состояние. При

И

Uê ° =КО, Ч1 С4)у . I где К,- коэффициент преобразования точного йреобраэоватепя 17 (Ф-Н); Ч вЂ” преобразованная фаза на выходе i -го преобразоватепя Н-Ф (14- 1 ). Выражение (1) показывает, что точность преоб. разования опредепяется точным преобразоватепем фазы в напряжение (Ф-Н) 17, а звенья прямого тракта (преобразователи 14- 1) могут быть достаточно гру2У бы ми.

Кроме статических погрешностей, вносимых узлами прямого тракта преобразования, корректируемых описанным выше образом, существуют также и динамические

36 погрешности, обусповненные инерцион-, ностью эпементов прямого тракта, гпавным образом, датчиков. Эти ногрешности в устройстве корректируются спедуюшим образом. В процессе обегания контропи«

35 руемых датчиков 2-1 — 2- Н на соответствующие допопнитепьные входы анапо- говых сумматоров 12-1 — 12- fI поступают напряжения коррекции динамических

I 40 характеристик U к; (с выходов бпоков паМяти 6-1 - 6- rl).

Корректирующие напряжения О .выра-!

К батываются путем разновременного сравнения фаз. При этом фаза с выхода масш45 табного преобраэоватепя Н-Ф 14- Г через юпоч первого допопнитепьного коммутатора фаз 20 (20- 1) поступает на вход масштабного преобразователя (Ф-Н)

22-, который преобразует ее в на. нряжение. С выхода допопнитепьного преобразоватепя Ф-Н 22- i напряжение подается на вход бпока динамической памяти 23- 1 и запоминается им на время двух попных цикпов (периодов) обегания контропируемых датчиков 2-1 - 2-И, так как вторые логические бпоки 18-.1—

- l8- tl, управпяемые импупьсами с вы, хода дешифратора-распредепитепя 1 через соответствующие первые погические блоки 3-1 — 3- tl, обеспечивают повторное подкпючение ключей 20-1 — 20- И первого дополнительного коммутатора фаз 20 с пропуском одного цикпа.

При допопнитепьной обработке используются не запомненные, бпоками динамической памяти 23-1 — 23- h уровни напряжений, а соответствующие им фазы, снимаемые с выходов преобразоватепей

Н-Ф 25-1 - 25- h этих блоков.

В следующем цикле подкпючаются кпючи 29-1 - 2 9- и второго допопнитепьного коммутатора фаэ 29, управпяемые третьими погическими бпоками 27-1- 27-ц, которые также подкпючены к выходам цервых ногических бпоков 3-1—

- 3- tl При этом вторые погические блоки 18-1 — 18- и и третьи погические блоки 27-1 - 27- п осушествяяют коммутацию разновременно со сдвигом на период.

Кпючи второго доцоянитепьного коммутатора фаз 29 коммутируют фазы с выходов блоков динамической . цамятй

23-1-23-,п и выходов масштабных преобразователей Н-Ф 14-1 — 14- и через соответствующие двухвходовые эпементы

ИЛИ 26-1 — 26- И на вход триггера 31, который выполняет вычитание фаз, характеризующих измеряемую вепичину в двух поспедоватепьных HRKHGx контропя для каждого датчика в отдепьности. Тем самым, выдепяются признаки, характери зующие скорость изменения выходных сигнапов каждого датчика 2- в виде приращения преобразованных фаз АМ„. эа время одного цикла.

Триггер 31 работает в счетном режиме, первой фазой он устанавпивается в рабочее попожение и открывает второй унравпяемый кпюч 30, а второй фазой он сбрасывается и закрывает укаэанный кпюч.

За время ЬЧ„, когда второй управпяемый кпюч 30 открыт; напряжение с выхода функцнонапьного генератора 28, учитывающее скорость изменения сигнала на выходе датчика 2- i поступает на информационные входы бпоков памяти

6-1 — 6- и, один из которых, подключенный к i -му выходу дешифратора 1 через первый погический бпок 3- 1, запоминает корректирующий сигнап н передает его на допопнитепьный вход анапогового сумматора 12- i .

Функционапьный генератор 28 запус-: кается бпоком управпения 21, который, l в свою очередь, связан с выходом триггера 31 и выполняет оценку информативности выделенных отклонений ЬУ;, т.е. необходимость выполнения коррекции.

Генератор 28 аппроксимирует динамичес- у кую поправку с учетомь1; к усредненной ,динамической (например переходной) характеристики датчиков. В случае необхбДЙмостк аппроксимирующая функция генератора 28 может изменяться по сиг- 16 налам с бпока управпения 21 в зависи-.

-мости . от величин накаппиваемых откпоненкй АМ„.

Сигналы, вырабатываемые бпоком управления 21, учитывают не только аб О " "-"сокютнае значения текущих и предшествующих отклонений Ь1, но и их знаки.

Информация о знаке откпонения выраба-. тывается в блоках определения цопярности 34- 1 — 34- й, которые управляются с выходов третьих погических бйоков

27-1 —, 27- и, бпагодаря чему сигнапы

+, вырабатываемые многовходовйм элементом ИЛИ 33, ипк -, вырабатываемые анапогичным элементом 32, йоступают на входы бпока управпения 21 синхронно с сигналом отклонения Ь „в соответствующем канапе.

Анапоговый сумматор 12- g суммирует напряжение с выхода бпока измерения 5- U . и корректирующие напряжения: напряжение разбапанса АО„с выхода управляемого элемента памяти 10-, а также напряжение динамической коррек— I> ЗВ ции0 с выхода бпока памяти 6- 3 . .Сум-.

IC) марное йапряжение с выхода сумматора

12- i преобразуется s фазу масштабным преобразоватепем 14- с некоторой погрешностью прямого тракта ЬО, которая как указано вьппе, раззацккл <последовательно для каждого канапа) отрабатывает .ся по цепи обратной связи до нупя.

Во время отработки время стояния коммутатора . фаэ 15 на соответствующей позиции 15- i увеличивается на вре4$ мя, кратное периоду тактовых импупьсов

-.генератора 9.

Первый когический бпок 3- i, управляемый сигналами с блока управления

21, во время обегания контролируемых

И каналов передает по первому выходу сигналы с дешкфратора-распредепитепя 1 бвэ изменения на входы. элементов 6-, 18-1, 27- i . Во время отработки налряжения Я раэбапанса А Ц„логический блок 3-- з выделяет иэ всего времени стояния на данной позиции тахт, равный периоду тактовых импупьсов генератора 9, и те- ° чение которого происходит обычным порядком измерение, преобразование к регистрация. В конце этого периода блок 3- j вырабатывает по второму выходу импупьс, запрещающий прохождение сигнапа с выхода бпока памяти 6- j на вход сумматора 12- 1

Оставшееся время стояния на -й позиции используется дпя собственно отработки, т.е. коррекции прямого тракта преобразования. В течение этого времени сигналами с блока управления 21 запрещается измерение аналого-цифровым преобразоватекем 16 контролируемых параметров и регистрация этих параметров цифровым регистратором 19. Работа блока управпенкя синхронизирована генератором тактовых импупьсов 9.

Каждый канал корректируется один раз за цикп опроса (т.е. эа tl цикпов опроса корректируются все и каналов), при этом остапьные (некорректируемые) канали опрашиваютск с частотой генеpampa 9. Частота генератора 9 синхронизирована частотой генератора ступенчатого напряжения 11. Частота 1 „генеpampa 11, в свою очередь, связана с частотой 1 генератора опорных импупьсов 13 зависимостью

Х = — Р

N y

:где т — чиспо состояний бпоков динамической памяти 23«1 — 23-И, выбираемое исходя из требуемой разрешающей способности преобразования.

В связи с тем, что коррекция динамических погрешностей выполняется на основе отработки h9, полученных путем разновременного сравнения теку-. хцей фазы с запомненным значением, подученным в предыдущем цйкпе, корректура получается с запаздыванием во времени на один цикп. Во избежание этого прк бопьшой скорости изменения сигнапа может быть выцопнена пибо упреждающая (экстрапокирующая) коррекция в одном из хопостых циклов (тогда спедующий цикл будет скорректирован беэ запаздывания и без упреждения), либо дпя каждого контропируемого канапа, в которо м обнаружено значительное изменение Ь, может быть введен допопнитепьный расчетный такт, в течение которого вводится соответствующая динамическая поправка. Тот ики иной алгоритм коррекции задается бпоком управления 21, который одновременно управляет работой анапого652570 цифрового преобразователя 16 таким образом, что последний отображает скорректированные значения информативных параметров.

Формула изобретения

Устройство для централизованного контроля по авт. свид . l4479119, о тл и ч а ю ш е е с я тем, что, с целмо повышения точности устройства, в него введены дополнительные коммутаторы фаз, многовходовые элементы ИЛИ, последовательно соединенные триггер, второй управляемый ключ и функциональный генератор, вход управления которого и выход триггера, соединенный со входом управления указанного ключа, подключены к блоку управления, и по числу ,датчиков - двухвходовые элементы ИЛИ, ;блоки динамической памяти, подключен:ные к генераторам ступенчатого напряжения и опорных импульсов н через допопнителыые преобразователи фазанапряжение — к первому дополнительному коммутатору фаз, блоки определения гголярности, выходы которых через многовходовые элементы ИЛИ подключены к

30 блоку управления, а входы - к выходам преобразователей напряжение-фаза и через| соответствуюшие блоки динамической памяти к первому дополнительному коммутатору фаэ; блоки памяти, информационные входы которых подсоединены к выхо-

1 ду второго управляемого ключа, а выходы соединены со входама аналоговых сумматоров, и логические блоки, причем первые входы первых логических блоков подключены к выходу блока управления, а вторые входы - к выходам дешифратора-распределителя, ко входам унравляемых элементов памяти и коммутатора фаз, а выходы первых логических блоков соединены со входами блоков памяти, через вторые логические блоки - со входами первого дополнительного коммутатора фаэ и через третьи логические блоки - со входами соответствуюших блоков опредепения полярности и второго дополнительного коммутатора фаз, выходы которого подключены ко входу триггера, а входы через двухвходовые элементы ИЛИ вЂ” к выходам блоков динамической памяти, преобразователей напряжение-фаза и ко входам первого дополнительногo коммутатора фаэ и соответствуюшего блока определения полярности.

652570

Составитель В. дианов

Редактор Н. Каменская Техред М. Петко Корректор Л. Небола

Заказ 1062/46 Тираж 779 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауыскаи наб,, д. 4/5

Филиал ППП Патент", r. Ужгород; ул. Проектная, 4