Устройство для передачи телеметрической информации

 

ОП ИСАНИЕ

И306РЕТЕН ЙЯ

К А8ТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) ДОполнительное к авт. свил-ву № 512484

Союз Советских

Социалиетммеских

Республик «>652598

2 (22) Заявлено13.10.76 (21) 2411109/18-24 (51) М. Кл

СГ 08 С 19/28 с присоединением заявки №

Государственный комитет

СССР по делом нзеоретеннй и отнрытнй (23) Приоритет

Опубликовано 15.03.795юллетень № 10 (53) УДК 621.398 (088.8) Дата опубликования описания18.03.79 (72) Авторы изобретения

Ю. Б. Иванов и В. Е. Долгов (71) Заявитель

{54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ТЕЛЕМЕТРИЧЕСКОЙ

ИНФОРМАЦИИ

Изобретение относится к системам передачи сигналов, а именно к устройствам первичной обработки телеметрической информации, осуществляемой на передающем конце канала связи.

По основному авт. св. № 512484 известно устройство для передачи телеметрической информации, содержащее коммутатор, первый вход которого соединен с выходом ад ресного регистра коммутатора, через первый элемент И вЂ” с первым входом адресного регистра программатора, через" второй элемент И вЂ” с первым входом буферного запоминающего блока, второй вход коммутатора подключен к выходу первого генератора импульсов, выход второго "генератора импульсов через распределитель" сое= динен с соответствующими входами прог- рамматора, выход которого через третий элемент И подключен к первому входу-операционного блока и через четвертый эле.мент И ко входу адресного регистра коммутатора, выход адресного регистра программатора подключен ко входу программвтбра, выход пятого элемента И подключен через последовательно соединенные адресный регистр оперативного запоминающего блока и оперативный запоминающий блок к первому входу шестого элемента И и через решающий блок подключен к выходу коммутатора, соединенному с йервым входом седьмого элемента И и через восьмой. элемент со вторым входом буферного запоми5 нающего блока, первый выход операционного блока соединен с первым входом девятого элемента И, выход которого объединен с выходом седьмого-элемента И и подключен ко второму входу оператйвного запоминающего блока, второй выход операционного блока соединен с первым входом десятого элемента И, второй вход которого объе, динен с первыми входами пятого и одиннадцатого элементов И, выходы десятого и одиннадцатого элементов И подключены к соответствующим входам адресного регистра программатора, выход шестого элемента И соединен со вторым входом операционного. блока, соответствующие выходы программатора подклюЧены к"йятому"входу адресного программатора, ко вторым входам первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятоГо и одиннадцатого элементов И, к третьим входам десятого элемента И и оперативного запо2598

65 минающего блока, третий выход операционного блока через индикатор переполнения подключен к первым входам двенадцатого и тринадцатого элементов И, выходы которых подключейы соответственно к третьему входу операционного блока, к четвертбму входу адресного регистра программатора, второй вход тринадцатого элемента И подключен к первым входам четвертого и пятого элементов И, вход решающего блока .через четырнадцатый элемент И подключен к третьему входу буферного запоминающего блока, а соответствующие выходы программатора соединены со вторыми входами двенадцатого и четыриадцатого и с третьим входом тринадцатого элемента.

Недостаток известного устройства — малый коэффициент сжатия измерительных данных.

Целью изобретения является повышение информативности устройства путем увеличения коэффициента сжатия.

Это достигается тем, что в предлагас/ мое устройство введены индикаторы вывода, группы элементов И и дешифратор, вход которого соединен с выходом адресного регистра оперативного запоминающего блока, первый выход дешифратора подключен к первому входу первого элемента И первой группы элементов И, первый выход которого подключен к первому входу первого

-индикатора вывода, второй выход дешифратора соединен с первым входом первого элемента И второй группы элементов И, с первым входом второго элемента И первой группы элементов И и первым входом первого элемента И третьей группы элементов И, третий выход дешнфратора соединен с первым входом второго элемента И второй группы элементов И и первым входом второго элемента И третьей группы элементов И, выход первого элемента И второй группы элементов И подключен ко второму входу первого индикатора вывода, выход которого соединен со вторым входом первого элемента И третьей группы элементов И, выхо,п которого объединен с выходом второго элемента И третьей группы элементов И и соединен с дополнительным входом девятого элемента И, выход индикатора переполнения подкгночен ко вторым входам первого и второго элементов И первой группы элементов И, второй вход девятого элемента И объединен со вторыми входами первого и второго элементов И второй группы элементов И и подключен к одному из выходов программатора, другой выход которого соединен с третьими входами первых и вторых элементов И первой и второй групп элементов И, выходы вторых элементов И первой и второй групп элементов И одкл|очсны к соответствующим входам второго ин дикатора вывода, выход которого соединен

4 со вторым входом второго элемента И третьеи гр,ппы элементов И.

На чертеже приведена схема предлагаемого устройства, содержащая генераторы импульсов 1 и 2, распределитель импульсов 3, программатор 4, адресный регистр программатора 5, коммутатор 6, адресный регистр коммутатора 7, решающий блок 8, оперативный запоминающий блок 9, адресный регистр оперативного запоминающего блока 10, операционный блок 11 с индикатором переполнения 12, буферный запоминающий блок 13, дешифратор 14, первый индикатор вывода 15, второй индикатор вывода 15»„ третий элемент,И 16, шестой элемент И 17, 15 двенадцатый элемент И 18, десятый элемент И 19, девятый элемент И 20, седьмой элемент И 21, второй элемент И 22, восьмой элемснт И 23, тринадцатый элемент И 24, четвертый элемент И 25, пятый элемент И 26, четырнадцатый элемент И 27, одиннадцатый элемент И 28, первый элемент И 29, элсменты И первой группы 30, 30», элементы И второй группы 31, 31», первый элемент И третьей группы элементов И 32, второй элемент И третьей группы элемен 5 тов И 32», выходы операционного блока 33 и 34.

Генератор импульсов 1 обеспечивает на своем выходе наличие сигналов типа «меандр» с периодом смены уровней, равным требуемой дйскретности отчета текущего времени в устройстве. Если этот период больше периода следования тактовых импульсов на выходе генератора 2 и кратен ему, генератор 1 может быть выполнен в виде делителя частоты, подключенного к выходу re35 нератора

Решающий блок 8 обеспечивает выдачу управляющего сигнала йа своем выходе в случае, если числа на его входах не сравниваются между собой Пб нЕкоторому зада н Ному критерию.

Оперативный запоминающий блок 9 имеет адресную структуру и может быть выполнен по любому известному принципу.

Операционный блок 11 обеспечивает выполнение операций суммирования и сравнения по ревенству двух чисел, поданных на его входы через элементы И 16 и 17. Пе реключение режима работы блока (суммирование или сравнение) осуществляется подачей командного сигнала с выхода программатора. Включение управляющего выхода 33 операционного блока производится только в режиме сравнения (сигнал на этом выходе появляется- в случае неравенства сравниваемых чисел).

Включение управляющего выхода 34 one55 рационного блока производится только в режиме суммирования (сигнал на этом выходе появляется при переполнении разрядной сетки блока при сложении чисел, подаваемых на входы блока через элемен652598 налу и заканчивающуюся командой безусловной передачи управления по адресу а.

Таким образом, после выполнения любой из подпрограмм в процессе работы устройства осуществляется переход к подпрограмме А.

В процессе выполнения подпрограммы А осуществляется последовательное выполнение следующих операций: путем отпирания элемента И 25 передача с числового, выхода программатора 4 на адресный регистр 7 коммутатора адреса и; входного канала и передача полученной выборки на вход решающего блока 8; путем отпирания элемента И 26 пере15 дача с программатора 4 на адресный регистр 10 оперативного запоминающего блока адреса ячейки, в которой хранится значение предыдущей выборки, полученной по каналу п ; включение оперативного запо 20 минающего блока 9 на режим «считывание» путем подачи на его управляющий вход соответствующего сигнала с командного выхода программатора 4 и передача числа, записанного в данной ячейке, на вход решающего блока 8; выполнение решающим блоком 8 сравнения нового и старого значений выборок и подача на управляющий вход элемента И 28 разрешающего сигнала в том случае, если вновь поступившая выборка признана неизбыточной; передача адреса из адресного регистра 7 коммутатора через элемент И 28 в адресный регистр 5 программатора, если элемент И 28 открыт (выборка признана неизбыточной), или переход к выполнению следующей команды подпрограммы А, если элемент И 28 закрыт (выборка признана избыточной) .

В последнем случае осуществляется вывод на адресный регистр 7 коммутатора адреса следующего входного канала и т. д.

55 ты И 16, 17 и 27, при этом сигнал, подаваемый на вход операционного блока 11 через элемент И 27 с выхода индикатора 12, рассматривается как число, содержащее «1» только в младшем разряде). Разрядная сетка операционного блока 11 равна разрядной сетке оперативного запоминающего блока 9.

Буферный запоминающий блок 13 обеспечивает уплотнение информации, подаваемой на .его вход, и вывод ее в канал связи равномерным потоком и может быть выполней по любому из известных принципов например в виде параллельно включенных регистров сдвига с автономной или синхронизируемой генератором 2 схемой управления сдвигом.

Адресный регистр 5 программатора вы полнен по схеме счетчика, содержимое ко торого увеличивается на «единицу» сигна лом с командного выхода программатора 4 подаваемым на счетный вход регистра в каж дом цикле обращения к программатору, что позволяет организовать в устройстве ес тественный порядок выполнения команд записанных в программаторе 4.

Несколько ячеек памяти оперативного за поминающего блока 9 с фиксированными адресами отведено для хранения числа Т идентифицирующего величину текущего вре мени. Число Т разбито на равные группь

-разрядов, начиная с младшего. При этом последняя ячейка может оказаться запол ненной разрядами числа Т лишь частично

Выходы дешифратора 14 соответствуют номерам ячеек памяти оперативного запо минаюшего блока 9, отведенным для хра нения числа Т.

Структура работы, программы работы ус тройстьа в программаторе 4 содержит сле дующие подпрограммы: подпрограмму А циклического опроса входных каналов с анализом избыточности каждой выборки. Подпрограмма А имеет начальный адрес и заканчивается командой безусловной передачи управления по адресу а; набор подпрограмм В, каждая из которых содержит перечень операций, выпол- 45 няемых устройством при обнаружении неизбыточной выборки по любому из входных каналов, опрашиваемых в процессе выполнения подпрограммы А. Начальный адрес каждой из подпрограмм В; равен адресу п соответствующего входного канала; каждая из подпрограмм В1 заканчивается командой безусловной передачи управления по адресу а; подпрограмму С с начальным адресом с, равным адресу пс входного канала, к которому подключен выход генератора 1, включающую в себя перечень операций, выполняемых устройством при обнаружении неизбыточной выборки по этому входному каВ случае обнаружения неизбыточной выборки в адресный регистр 5 программатора записывается адрес п1 входного канала, по которому поступила неизбыточная выборка, равный адресу соответствующей подпрограммы В1 .

В каждой из таких подпрограмм может быть записано выполнение следующих действий: запись в оперативный запоминающий блок 9 нового значения выборки, полученной по входному каналу п1, по адресу, установленному на адресном регистре 10 оперативного запоминающего блока, путем от пирания элемента И 21 и подачи сигна;., включающего режим записи, на управляющий вход оперативного запоминающего блока 9 с соответствующего командного выхода программатора 4; запись в буферный запоминающий блок 13 адреса входного канала, по которому

652598 получена неизбыточная выборка, с адресного регистра 7 коммутатора путем отпирания элемента И 22; запись в буферный запоминающий блок 13 значения неизбыточной выборки с выхода коммутатора 6 путем отпирания элемента И 24; последовательная запись в буферный запоминающий блок 13 значения текущего времени из соответствующих ячеек оперативного запоминающего блока 9 путем последовательной подачи на адресный регистр 10 оперативного запоминающего блока из программатора 4 адресов этих ячеек, включения оперативного запоминающего блока на ре жим считывания и отпирания элемента И 23.

При этом для отпирания элемента И 23 необходимо, очевидно, наличие разрешающих сигналов на выходе элементов И 32 и 32>. Последние формируются в случаях наличия соответствующих разрешающих сигналов на выходах индикаторов вывода информации 15. Таким образом, благодаря привязке элементов И 32 и 322 к выходам дсшисрратора 14 организуется соответствие индикаторов 15 номерам ячеек памяти оперативно о запоминающего блока 9. В результате ввод в буферный запоминающий блок !3 значения части числа Т, хранимого в каждой из отведенных для этого ячеек оперативного запоминающего блока 9, осуществляется только в случае наличия разрен1ающего сигнала на выходе соответствующего ей индикатора 15. По окончании вывода этой части числа Т (независимо от того, отпирался при этом элемент И 23 или нет), благодаря наличию сигналов на входе группы соответствующего элемента И 31, данный индикатор 15 устанавливается в состояние, в котором на его выходе возникает запрещенный сигнал. По этой причине в дальнейшем ввод соответствующей части числа Т в буферный запоминающий блок блокируется вплоть до новой установки данного индикатора 15 в обратное состояние; последовательная подача с числового выхода программатора 4 адресов входных каналов, по которым должен быть произведен дополнительный сбор информации, на адресный регистр 7 коммутатора путем отпирания элемента И 25 и запись полученных значений выборок с выхода коммутатора 6 в буферный запоминающий блок 13; задание времени проведения очередных измерений по любому из выходных каналов путем прибавления к числу Т хранящемуся в оперативном запоминающем блоке 9 -и "последовательно вводимому в операционный блок 11 через элемент И 17, числа, определяющего требуемую задержку выполнения этих измерений по отношению к моменту получения данной неизбыточной выборки, выраженную в единицах отсчета текущего времени, вводимого в операционный блок 11 с числового выхода программатора 4 йутем отпирания элемента И 16, с последующей записью результата суммирования через элемент И 20 в специально отведенные для этого ячейки оперативного запоминающего блока 9, адреса которых через элемент И 26 предварительно вводятся ,в адресный регистр 10 этого блока с числового выхода программатора 4.

При этом представление чисел, определяющих задержку, в ячейках памяти программатора 4, а также результата суммирования в ячейках памяти оперативного запоминающего блока 9, осуществляется та.— ким же образом, что и числа Т. При выполнении операции суммирования в операционный блок 11 сначала вводится содержание ячеек памяти с первыми (младшими) группами разрядов складываемых чисел и одновременно через элемент И 27 значение сигнала с выхода индикатора 12. Результат сложения этих групп и одноразрядного числа, задаваемого индикатором 12,. без учета переноса в следующий разряд помещается в соответствующую ячейку оперативного запоминающего блока 9, а инди25 катор 12 сигналом с выхода 34 оперативного блока 11 устанавливается в «единичное» или «нулевое» состояние в зависимости от наличия или отсутствия переноса в следующий разряд, после чего в операционный блок 11 вводится содержимое ячеек со следующими группами разрядов и т. д.

Наличие «свободных» старших разрядов в ячейках памяти с последними, старшими группами разрядов суммируемых чисел, позволяет избежать необходимости введения

10 специальной операции — установки инди35 катора 12 в «нулевое» состояние по окончании процесса суммирования, поскольку ввиду очевидного отсутствия переноса при суМмировании старших групп разрядов он автоматически устанавливается в «нулевое»

40 состояние и, таким образом, не влияет на правильность результата сложения первых (младших) групп разрядов при суммировании следующей пары чисел.

Каждая из программ В„ заканчивается., выполнением команды безусловной передачи управления по адресу а, выполняемой путем передачи значения адреса 3 с числового выхода программатора 4 через элемент И 28 на адресный регистр 5 программатора.

В процессе работы устройства происходит периодическое изменение сигнала на входе коммутатора 6, к которому подключен выход генератора 1, что воспринимается устройством как получение неизбыточной вы55 борки по этому каналу. В этом случае осуществляется передача адреса пс с адресного регистра 7 коммутатора через элемент И 29 в адресный регистр 5 программатора и переход к выполнению программы С

652598

10 мент И 19 закрыт), продолжается выполнение программы в естественном порядке.

В этом случае уже описанным путем осуществляется выполнение измерений по тем каналам, для которых определена необходимость выполнения измерений, с записью значений адресов этих каналов и получаемых выборок в буферный запоминающий блок 13; в случае, если сравниваемые числа не равны (на управляющем выходе 33 операционного блока 11 — разрешающий сигнал и элемент И 19 открыт), осуществляется передача адреса с числового выхода программатора 4 через элемент И 19 в адресный регистр 5 программатора и переход к другой части программы (например к сравнению другой уставки, записанной соответственно в другой ячейке оперативного запоминающего блока 9, с числом Т) 2О

Формула изобретения

9

Программа С состоит из разря дов С, С,..., С4 и Ca, С п q,..., С .

Разряд С, выполняемый вначале про граммы С, осуществляет суммирование млад шей группы разрядов числа Т, хранящегося в оперативном запоминающем блоке 9 с константой «1», вводимой в операционный блок с числового выхода программатора 4

Результат суммирования помещается в ту же ячейку оперативного запоминающего бло ка 9. При наличии переноса в следующий разряд устанавливается в «единичное»- состояние индикатор 12, после чего с его выхода поступает запрещающий сигнал на элемент И 18, в результате чего следующая команда, содержашая условную передачу управления по адресу разряда С> не выполняется и происходит переход к разряду С4.

При этом одновременно, благодаря наличию сигналов на входах соответствующего элемента И 30, происходит установка соответствующего индикатора "ввода информации 15 в состояние, в котором на его выходе вновь возникает разрешающий сигнал.

В разряде С® осуществляется суммирование второй группы разрядов числа Т с константой «I» и т.д.

В разряде Сп осуществляется суммирование последней (старшей) группы разрядов числа Т с константой «I» и bio окончании его — переход к разряду Cn .

Таким образом осуществляется увеличение числа Т íà «I», т. е. выполняется счет времени в устройстве. При этом, если в каком-либо из разрядов С1 переноса в следующий разряд не возникает, на вь1ходе индикатора 12 возникает разрешающий сигнал, поступающий на элемент И 18 и выполняется помещенная в конце каждого разряда С1 команда условной передачи управления по адресу разряда С1 . При этом количество разрядов С, выполняемых при суммировании числа Т с «I», ограничивается только тем, где действительно происходит изменение соответствующей группы разрядов числа Т.

В разряде С1 содержится выполнение следующих действий: последовательное сравнение чисел; идентифицирующих время выполнения измерений по различным входным каналам, записанных в определенных ячейках оперативного запоминающего блока 9, с числом Т путем задания адресов соответствующих ячеек в адресный регистр 10 оперативного запоминающего блока, ввода содержимого этих ячеек в определенный блок 11 и задания режима «сравнения» в операциойнйй блок 11 с командного выхода программатора 4; в случае, если сравниваемые числа равны (на управляющем выходе 33 операционного блока 1! запрещающий сигнал, элеТаким образом, в устройстве в индикаторе вывода информации 15 осуществляется запоминание факта изменения значения соответствующей группы разрядов числа Т (бортового текущего времени) и блокирование ввода этой группы разрядов, если однажды этот вывод уже состоялся. Это позволяет значительно сократить объем выводимой в канал связи информации, особенно если формирование неизбыточных выборок в устройстве в определенные моменты его работы происходит с высокой частотой.

Устройство для передачи телеметрической информации по авт. св. № 512484, отличающееся тем, что, с целью повышения информативности устройства путем увеличения коэффициента сжатия, в него введены индикаторы вывода, группы элементов И и дешифратор, вход которого соединен с выходом адресного регистра оперативногв запоминающего блока, первый выход дешифратора подключен к первому входу первого элемента И первой группы элементов И, первый выход которого подключен к первому входу первого индикатора вывода, второй выход дешифратора с первым входом первого элемента И второй группы элементов И, с первым входом второго элемента И первой группы элементов И и первым входом первого элемента И третьей группы — элементов И, третий выход дешифратора сое динен с первым входом второго элемента И второй группы элементов И и первым входом второго элемента И третьей группы элементов И, выход первого элемента И второй группы элементов И подключен ко второму входу первого индикатора вывода, выход которого соединен со вторым входом первого элемента И третьей группы элементов И, выход которого объединен с выходом вто652598

Составитель Н. Лысенко

Техред С. Луговая Корректор В. Куприянов

Тираж 709 Подписное

Редактор Н. Каменская

Заказ 1066 48

ЦНИИПИ Государственного комитета СССР по делам изобретений и откр ыт и й

I l 3035, Москва, Ж-35, Раушская иаб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4 рого элемента И третьей группы элементов И и соединен с дополнительным входом девятого элемента И, выход индикатора пе "реполнения подключен ко вторым входам первого и второго элементов И первой группы элементов И, второй вход"девятого элемента И объединен со вторыми входами первого и второго элементов И второй группы элементов И и подключен к одному из выходов программатора, другой выход которого соединен с третьими входами первых и вторых элементов И первой и второй групп элементов И, выходы вторых элементов И первой и второй групп элементов И подключены к соответствующим входам второго индйкатора вывода, выход которого соединен со вторым входом второго элемента И третьей группы элементов И.