Устройство для автоматического контроля цифровых объектов

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз - Соаатскввх

Соцмалмстнческии

Реслублмк ()656063 (61) Дополнительное к авт. свид-ву (22) Заявлено 09.02.77 (21) 2450685/18 — 24 с присоединением заявки № (23) Приоритет (51) М. Кл.

G 06 F II/00

Государственный комитет

СССР во делам изобретений н открытий

Опубликовано 05.04.79. Бюллетень №13

Дата опубликования описания 09.04.79 (53) УДК 681.327 (088.8) (72) Авторы изобретения

Б. Г. Сергеев и Е. П. Березов

Институт электронных управляюших машин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ

ЦИФРОВЫХ ОБЪЕКТОВ

Данное устройство относится к области вычислительной техники, и в частности, к средствам автоматического контроля цифровых объектов. Оно может быть использовано для производственной проверки интегральных схем, а также собранных на них узлов и блоков электронной вычислительной машины (ЭВМ), и других средств цифровой автоматики.

Известно устройство для автоматического контроля цифровых объектов, предусматривающее программное задание теста и проверку объекта путем сравнения его реакций с эталонными реакциями, указанными в программе, содержащее блок задания программы, блок формирования входных сигналов контролируемого объекта, блок программного анализа и обработки выходных сигналов объекта, блок вывода результатов контроля (1).

Недостатком известного устройства является необходимость большого объема памяти (в блоке задания программ) для хранения программно задаваемых тестов и эталонных реакций, в особенности, если тесты имеют большую длину (тысяча и более тактов) . Если требуется обеспечить высокое

2 быстродействие устройства, то указанное обстоятельство приводит к значительному увеличению его стоимости.

Указанный недостаток устраняется в устройстве для автоматического контроля цифровых объектов, в котором тесты генерируются аппаратно в соответствии с заданным алгоритмом, а получение эталонных выходных реакций объекта производится с помошью заведомо исправного (эталонного) образца объекта. Устройство содержит генера1О тор тестов, блок формирования входных сигналов, дискриминатор выходных сигналов, блок сравнения, блок управления и счетчик тактов (2).

Преимуществом данного типа устройства

15 по сравнению с предыдушим является более высокое быстродействие и небольшой объем оборудования (в частности. в нем отсутствует блок задания программ).

Недостаток устройства состоит в том, что генерируемый устройством (вообше говоря, псевдослучайный) тест может вызывать неопределенность поведения как контролируемого, так и эталонного объекта из-за критических состязаний. При этом выходные реакции обоих объектов на заданный псевдо656063 случайный тест могут оказаться различны- устройство оказывается применимым для ми даже если контролируемый объект пол- сравнительно узкого класса объектов. ностью исправлен. Возможно, также, что из- Целью изобретения является упрощение за критических состязаний в эталонном объ- известного устройства. екте его реакция совпадает с реакцией неис- Поставленная цель достигается введениправного объекта. В результате исправный ем блока памяти, блока ввода, блока выобъект может быть неверно забракован, а бора адреса, причем пятый и шестой вынеисправный объект признан годным. ходы блока управления соединены соответстНаиболее близким техническим решени- венно с первым входом блока выбора адреем является устройство для автоматическо- са и с первым входом блока памяти, первый, го контроля цифровых объектов, содержа- 1О второй, и третий выходы которого соединещее генератор тестов, блок формирования ны соответственно со вторым входом блока входных сигналов, эталонный блок, дискри- выбора адреса, со вторым входом генератоминатор выходных сигналов, блок сравнения ра тестов, со вторым входом блока блокировблок блокировки, счетчик тактов, блок управ- ки, выход блока ввода соединен со вторым ления причем первый, второй, третий и чет- входом блока памяти, выход счетчика, такт р 15 вертый выходы блока управления соединены тов соединен с третьим входом блока ы соответственно со входом генератора тес- ра адреса, выход которого соединен с третов, с первым входом блока формирования тьим входом блока памяти. входных сигналов, с первым входом блока Информация, которая вводится в указанблокировки, со входом счетчика тактов, пер- ный блок памяти, получается на основе провый выход генератора тестов соединен со 20 граммного моделирования объекта с помовторым входом блока формирования .вход- щью ЭВМ на выбранном псевдослучайном ных сигналов, третий вход которого соеди- тесте. При этом может использоваться люнен с первым выходом блока блокировки, бой наиболее подходящий для данного объвыход блока формирования входных сигна- екта метод моделирования, обеспечивающий лов соединен со входом эталонного блока и 2> обнаружение критических состязаний при рес выходом устройства, вход устройства сое- ально возможных в объекте сочетаниях задинен со входом дискриминатора выходных держки элементов. сигналов, выход которого соединен с пер- На чертеже приведена блок-схема предвым входом блока сравнения второй и третий лагаемого устройства. входы которого соединены соответственно Устройство контроля цифровых объектов с выходом эталонного блока, со вторым ЗО содержит генератор тестов 1, соединенный выходом блока блокировки, выход блока с ним блок формирования входных сигнасравнения соединен со входом блока управ- лов 2, имеющий выходы для подключения ко ления (3). входам контролируемого 3 и эталонного 4

Недостатком устройства-прототипа явля- блока и предназначенный для запоминания ется большие затраты оборудования. Для з логических значений сигналов, прикладыкаждого проверяемого объекта требуется соз- ваемых ко входам объектов и формирования дание своей троичной модели, в которой соответствующих этим сигналам потенциавместо обычных двоичных элементов исполь- лов, дискриминатор выходных сигналов 5, зуются специальные элементы, работающие обеспечивающий контроль выходных потенв троичной логике Эйхельбергера. Слож- циалов контролируемого объекта на соотность такой модели превышает стоимость 40 ветствие потенциалам логических значений моделируемого объекта. «1» и «О», соединенный с выходами дискриДругой недостаток известного устройст- минатора 5 и эталонного блока 4, блок сравва состоит в том, что для многих типов нения 6, который служит для обнаружения объектов троичное моделирование по Эй- логического неравенства выходных сигнахельбергеру дает неверный результат. В ко- 4> лов контролируемого и эталонного блоков, нечном счете это приводит к ложной фик- блок блокировки 7, запрещающий блоку срав сации неопределенного состояния на многих нения 6 учитывать при сравнении выходы, выходах объекта почти на любом тесте, что состояние которых является неопределенным по существу, исключает возможность про- счетчик тактов 8, фиксирующий номер текуверки таких объектов на псевдослучайных щего такта проверки, блок управления 9, тестах. Более точные методы обнаружения 50 блок памяти 10, обеспечивающий хранение критических состязаний и риска в цифро- информации о состоянии выводов в соответствых схемах требуют соответственно и более вующих тактах проверки и соединенный с сложного (например восьмиричного) моде- блоком выбора адреса 11, который обеспечилирования, которое может быть реализова- вает прием, хранение и выдачу информации но лишь программно на ЭВМ, т. е. затраты 5> в блок управления 9 о норме следующего оборудования в соответствующих моделях такта, в котором разрешено (или нет) сравпревышают разумные пределы. нение выходных реакций на соответствуюУказанный недостаток троичного модели- щих выводах, блок ввода 12, соединенный рования приводит к тому, что известное с блоком памяти 10.

656063

1О

Фор,чули изобретения

Устройство работает следующим образом.

С помощью блока ввода 12 в блок памяти 10 записывается информация, определяющая, в какие такты и на каких контактах необходимо (или нет) обеспечить сравнение выходных реакций.

Выходы контролируемого 3 и эталонного

4 блоков подключаются параллельно ко входам формирователя входных сигналов 2.

Выходы контролируемого объекта (в том числе и все доступные его выходы интегральных схем) соединяются со входом дискриминатора выходных сигналов 5, а выходы эталонного блока (в том числе и доступные выходы его интегральных схем) — со входами блока сравнения. После ручного запуска блок управления 9 приводит в исходное состояние все блоки устройства. Включается генератор тестов 1. Псевдослучайная последовательность сигналов, вырабатываемая этим генератором поступает на формирователь входных сигналов 2, который образует и подает на входы контролируемого 3 и эталонного 4 блоков последовательность наборов потенциальных сигналов.

После установки на входах объектов набора потенциалов, соответствующего текущему такту теста, блок управления 9 увеличивает на единицу содержимое счетчика тактов 8 (при условии, что в первом такте сравнение реакций осуществляется на всех входах). Сигналы на выходах контролируемого объекта анализируются дискриминатором выходных сигналов 5, который определяет логическое значение сигнала на каждом выходе, а также фиксирует все случаи отклонения выходных потенциалов объекта за пределы допусков для «1» и «О». Выходные сигналы дискриминаторов выходных сигналов 5 сравниваются блоком сравнения 6 с выходными сигналами эталонного блока. После окончания первого такта проверки блок управления 9 обеспечивает прием из блока памяти 10 в блок выбора адреса 11 информации о номере следующего такта, а также о номерах выводов объектов в этих тактах, на которых запрещено сравнение реакций.

Кроме того, в блоке выбора адреса 11 по сигналам счетчика тактов 8 блока управления 9, а также в соответствии с информацией, хранимой в блоке памяти 10, вырабатываются сигналы, поступающие в блок сравнения 6.

По этим сигналам те выводы объектов, на которых возможно появление состояния неопределенности в результате состязаний в процессе проверки, игнорируются и не сравниваются.

При обнаружении неравенства на не запрещенных выводах блок сравнения 6 выдает соответствующий сигнал в блок управления, который выключает генератор и сигнализирует (с помощью элементов индикации) о неисправности контролируемого объекта.

Введение в предлагаемое устройство вместо преобразователей двоичных сигналов в троичные и наоборот, а также вместо троичной модели проверяемого объекта блока памяти, блока выбора адреса и блока ввода с новыми связями позволяет уменьшить объем оборудования, упростить устройство, снизить затраты на проверку и обеспечивает контроль асинхронных логических схем, в том числе тех, для которых оказывается не эффективным троичное моделирование.

По сравнению с программно управляемыми устройствами контроля предложенное устройство требует меньший объем памяти за счет отсутствия программно задаваемых тестов и эталонных реакций.

Устройство для автоматического контроля цифровых объектов, содержащее генератор тестов, блок формирования входных сигналов, эталонный блок, дискриминатор выходных сигналов, блок сравнения, блок блокировки, счетчик тактов, блок управления, причем первый, второй, третий и четвертый выходы блока управления соединены соответственно со входом генератора тестов, с первым входом блока формирования входных сигналов, с первым входом блока блокировки, со входом счетчика тактов, первый выход генератора тестов соединен со вторым входом блока формирования входных сигналов, третий вход которого соединен с первым выходом блока блокировки, выход блока формирования входных сигналов соединен со входом эталонного блока и с выходом устройства, вход устройства соединен со входом дискриминатора выходных сигналов, выход которого соединен с первым входом блока сравнения, второй и третий входы которого соединены соответственно с выходом эталонного блока, со вторым выходом блока блокировки, выход блока сравнения соединен со входом блока управления, отличающееся тем, что, с целью упрощения устройства, оно содержит блок памяти, блок ввода, блок выбора адреса, причем пятый и шестой выходы блока управления соединены соответственно с первым входом блока выбора адреса и с первым входом блока памяти, первый, второй и третий выходы которого соединены соответственно со вторым входом блока выбора адреса, со вторым входом генератора тестов, со вторым входом блока блокировки, выход блока ввода соединен со вторым входом блока памяти, выход счетчика тактов соединен с третьим. входом блока выбора адреса, вы656063 ход которого соединен с третьим входом блока памяти.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 378852, кл. G 06 F 11/00, 1967.

2. Патент США № 3614608 324 — 73 1972.

3. Патент ФРГ № 2121.115 21 е 31/28, 1975.

Составитель И. Сигалов

Редактор Э. Губницкая Техред О. Луговая Корректор Е. Папп

Заказ 1522/39 Тираж 779 Подписное

ИНИИПИ Государственного комитета СССР по делам изобретений и открытий

I !3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4