Устройство для контроля делителя частоты

 

I )

ОПИСАЙИЕ

ИЗОБРЕТЕН ИЯ рц659977

Союз Соватскнх

Сонналнстнческнх

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 28.09.76 (21) 2406653/18-21 с присоединением заявки № (23) Приоритет (43) Опубликовано 30.04.79. Бюллетень ¹ 16 (45) Дата опубликования описания 28.02.79 (51) М. Кл. б ОЩ 23/02

Государственный комитет

СССР по делам изобретений н OTKpblTHH (53) УДК 621.317.33 (088.8) (72) Авторы изобретения

Ю. И. Никитенко, А. В. Рождественский, E. Ф. Морозков, С. М. Шаргородский и Н. А. Данилов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ДЕЛИТЕЛЯ ЧАСТОТЫ

Изобретение относится к импульсной технике.

Известно устройство для контроля делителя частоты, содержащее генератор случайных сигналов, генератор тактовых им- 5 пульсов, счетчики, декодирующие устройства, временные переключатели, логические схемы (1).

Такое устройство не позволяет получить достаточной точности контроля. 10

Наиболее близким по технической сущности к данному изобретению является устройство, содержащее хранитель времени, один выход которого соединен со входом контролируемого делителя частоты, второй 15 выход подключен к первому входу логического элемента И, и входу сброса бинарного счетчика секунд, второй вход которого соединен с выходом контролируемого делителя частоты, третий и четвертый выход хранителя времени соединены соответственно со входами разрядов бинарных счетчиков секунд и минут и входами сброса бинарных счетчиков минут и часов, а пятый выход хранителя времени соединен с входами разрядов контролируемого делителя частоты и бинарного счетчика часов, регистры памяти, выходы которых подключены ко входам блока преобразования часов и минут в секунды, выходы которого подклю- 30 чены ко входам блока регистрации временного рассогласования.

Это устройство также не обеспечивает достаточной точности контроля.

Целью изобретения является повышение точности контроля.

Поставленная цель достигается тем, что в устройство для контроля делителя частоты, содержащее хранитель времени, один выход которого соединен со входом контролируемого делителя частоты, второй выход подключен к входу сброса бинарного счетчика секунд и к первому входу логического элемента И, второй вход которого соединен с выходом контролируемого делителя частоты, третий и четвертый выход хранителя времени соединены соответственно со входами разрядов бинарныхсчетчиков секунд и минут и входами сброса бинарных счетчиков минут и часов, а пятый выход хранителя времени соединен с входами разрядов контролируемого делителя частоты и бинарного счетчика часов, регистры памяти, выходы которых подключены ко входам блока преобразования часов и минут в секунды, выходы которого подключены ко входам блока регистрации временного рассогласования, введены дбполнительные двухв ходовые логические элементы И, включенные между выходами

659977 разрядов бинарных счетчиков секунд, минут и часов и входами разрядов регистров памяти, причем вторые входы дополнительных двухвходовых логических элементов И подключены к выходу упомянутого логического элемента И, а блок преобразован is; часов и минут в секунды содержит параллельный шестиразрядный комбинационный сумматор, два параллельных четырехразрядных комбинационных сумматора, и параллельный, пятнадцатиразрядный комбинационный сумматор, выходы которого являются выходами блока преобразования часов и минут в секунды, вход сброса соединен с выходом первого пз упомянутых параллельных четырехразрядных комбинационных сумматоров, ьходы которого соединены с вь.ходамп второго параллельного четырехразрядного сумматора, входы которого и входы параллельных шестиразрядлого и пятнадцатиразрядного комбинационных сумматоров являются входами блока преобразования часов и минут н секунды, а выход параллельного шестиразрядного комбинационного сумматора соединен со входом второго из упомянутых параллельных четырехразрядных комбинационных сумматоров.

На фиг. 1 показана структурная электрическая схема предлагаемого устройства; на фиг. 2 — структурная электрическая схема цифрового вычислителя остатка.

Устройство контроля работы делителя частоты по импульсным сигналам хранителя времени содержит контролируемый делитель частоты 1, хранитель времени 2, формирующий импульсные сигналы с периодом повтор сни я Т„, T — 1 секунда, Т,х+, — — .минута,,Т + — — 1 ч и Т, -=;>—

=24 часа, логический элемент И 3, бинарные счетчики секунд 4, минут 5 емкостью шесть двоичных разрядов, служащие для подсчета чисел секундных и минутных импульсных сигналов на выходе хранителя времени, а также соединенный с хранителем времени бинарный счетчик часов 6 емкостью пять двоичных разрядов, предназначенный для подсчета формируемых хранителем времени часовых импульсов; двухвходовые логические элементы И 7—

15 и регистры памяти секунд 16, минут 17 и часов 18; блок преобразования чисел часов, минут в секунды 19, состоящий из параллельного и естиразрядного комбинационного сумматора 20, двух четырехразрядных комбинационных сумматоров 21, 22 и одного пятнадцати разрядного комбинационного сумматора 23; блок регистрации временного рассогласования 24, состоящий из цифрового вычислителя 25 остатка, цифрового умножителя 26, цифрового вычислителя остатка 27, информационного табло 28.

Блок регистрации временного рассогласования 24 (фиг. 2) содержит блок управ5

15 0

65 ления 29, накапливающий сумматор 30, регистр памяти 31, регистры 32, 33 сдвига, накапливающий регистр 34, второй блок управления 35 и регистр памяти 36.

Устройство контроля работы делителя IBcT0TbI по импульсным сигналам xpaHIITp.ля времени работает следующим образом.

Импульсные сигналы, формируемые хранителем времени 2, подаются с периодом Т, на вход контролируемого делителя частоты 1, чьи выходные импульсы посылаются с периодом Т„на вход логического элемепга И 3, на второй вход которого поступают с периодом Тх- — 1с пмпульсные сигналы от хранителя времени, поступающие такж на вход бинарного счетчика секунд 4, сброс которого в нулевое состояние осуществляется формируемым с периодом T +i — — =

=1 минута импульсными сигналами хранителя времени 2, которые подаются также и на вход бинарного счетчика минут 5.

В свою очередь сброс счетчика минут 5 в нулевое состояние осуществляется импульсными сигналами, имеющими период Тх+,— — =

=-1 ч. Эти же сигналы подаются на вход бинарного счетчика часов 6, сброс которого осуществляется сигналами хранителя времени, имеющими период Т,,-+,— — 24

Теми же сигналами производится один раз в сутки в 00 часов 00 минут 00 секунд сброс в нулевое состояние фазы выходных импульсов контролируемого делителя частоты.

Импульсы, появляющиеся с периодом Т,, на выходе логического элемента И, поступают на входы двухвходовых логических элементов И 7 — 15, на вторые входы которых поступают соответствующие коды чисел секунд, минут и часов от бинарных счетчиков 4, 5, 6. В момент появления на выходе логического элемента И 3 импулb ного сигнала числа, хранящиеся в бинарных счетчиках 4, 5, 6, перенесутся соответственно в регистры памяти 16, 18. С выходов этих регистров записанные в них числа подаются на входы блока преобразования чисел часов, минут и секунд в секунды

19. В результате на выходе сумматора, ?3 блока преобразования 19 будет получено выраженное в секундах число t„,/Т,; из интервала 0,86400, соответствующее моменту времени t, в который на выходе логического элемента И 3 появляется импульс, фиксирующий совпадение импульсных последовательностей Т„и Т -. Двоичный код величины t /Ò; поступает с выхода сумматора 23 на вход цифрового вычислителя

25, входящего в состав блока регистрации временного рассогласования 24. С помощью этого вычислителя определяется остаток ог деления величины t,,,/Ò -. на выраженную в секундах величину периода совпадений

Т„/Т . Величина остатка р определяется путем последовательных вычитаний из числа 1/Тх-, переписанного с выхода суммато659977

50

55 ра 23 в накапливающий сумматор 30, величины Тм Т -, записанной в регистр памяти 31. Вычитание выполняется до тех пор, пока результат в сумматоре 30 не будет меньше нуля. При выполнении этого условия блок управления 29 на основе анализа знаковых разрядов сумматора 30 выдает сигнал на сложение результата, хранящегося в сумматоре 30 с величиной Тг Т>, хранящейся в регистре памяти 31. Вычисленный таким образом остаток поступает на цифровой умножитель 26, содержащий регистр сдвига 32, на который из вычислителя 25 остатка поступает число р, и регистр сдвига 33, в котором хранится код множителя N=T jT„, причем младшие разряды множителя N записаны в старших разрядах этого регистра. Логическая единица, появляющаяся на выходе регистра 33, служит сигналом выдачи кода числа из регистра 33 на накапливающий регистр 34 цифрового вычислителя остатка

27. После i сдвигов в регистрах 32 и ЗЗ (где 1 — число двоичных разрядов сомножителя N) в регистре 34 будет получено произведение р N. Полученный результат посылается в цифровой вычислитель остатка 27, выполняющий операцию вычисления остатка К от деления произведения р.N, на величину n=T, T„ðàBíóþ коэффициенту деления контролируемого делителя частоты. Работа цифрового вычислителя 27 остатка аналогична работе вычислителя 25 остатка.

Полученная с помощью цифрового вычислителя остатка 27 величина остатка К подается на информационное табло 28 в качестве, выраженной в диакретах Т„характеристики фазовой нестабильности контролируемого делителя частоты.

Взятое с обратным знаком число К может быть послано либо вручную, либо автоматически на коррекцию фазы формируемых с периодом Т„выходных импульсов контролируемого делителя частоты.

Формула изобретения

1. Устройство для контроля делителя частоты, содержащее хранитель времени, один выход которого соединен со входом контролируемого делителя частоты, второй выход подключен к входу сброса бинарно15 0

45 го счетчика секунд и к первому входу логического элемента И, второй вход которого соединен с вы«одом контролируемо о делителя частоты, третий и четвертый вы«од хранителя времени соединены соответственно со входами разрядов бинарных счетчиков секунд и минут и входами сброса бинарны« счетчиков минут и часов, а пятый выход хранителя времени соединен с входами разрядов контролируемого делителя частоты и бинарного счетчика часов, регистры памяти, выходы которы«подключены ко входам блока преобразования часов и минут в секунды, выходы которого подключены ко входам блока регистрации вре.,:енного рассогласования, о тл и ч а ющ е е с я тем, что, с целью повышения точности контроля в него введены дополнительныс двухвходовые логические элементы

I;, включенные между вы«одами разрядов б: парных счетчиков секунд, минут и часов и в«одами разрядов регистров памяти, причем вторые входы дополнительных двухвходовых логических элементов И подключены к выходу упомянутого логического элемента И.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок преобразования часов и минут в секунды содержит параллельный шестиразрядный комбинационный сумматор, два параллельных четырехразрядных комбинационных сумматора и параллельный пятнадцатиразрядный комбинационный сумматор, выходы которого являются выходами блока преобразования часов и минут в секунды, вход сброса соединен с вы«одом первого из упомянутых параллельных четыре«разрядных комбинационных сумматоров, входы которого соединены с выходами второго параллельного четырехразрядного сумматора, входы которого и входы параллельных шестиразрядного и пятнадцатиразрядного комбинационных сумматоров являются входами блока преобразования часов и минут в секунды, а выход параллельного шестиразрядного комбинационного сумматора соединен со входом второго из упомянутых параллельных четырехразрядных комбинационных сумматоров.

Источники информации, принятые во внимание при экспертизе

1. Патент СШЛ № 3949373, кл, 340—

172.5, от 06.04.76.

2. Мазур. «Использование пространственных сигналов для синхронизации шкал времени». Перевод МРП № 1699, 1974.

659977 р

guz.1 т с, 7 ч- И Редактор М. Трофимова Составитель А. Артюх Корректоры: Л. Орлова и Т. Добр ово bema»

Заказ 570/11 Изд. ¹ 283 Тираж 1089 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Я(-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

l„k 5f