Резервированное устройство

 

бд(=:-:;:;,-.с::. !. :1-. А ((ц661878

Союз Соаетскмх

Соцмалмстмческих

Республмк

К АВТОРСКОМУ СВИДИТИЛЬСТВУ (Bl) Дополнительное к авт. свих-ву (22) Заявлено 12. 01. 7 7 (21) 2443089/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 05.05.79.Бюллетень № 17

Дата опубликования описания 18.05.79

2 (51) М. Кл.

Н 05 К 10/00

С 06 Р 11/00

Гааударатаеннь(й комитет

СССР аа делам изобретений и аткрмтий (5З) УДК681.325. . 65 (088. 8) (72) Автор изобретения

О. Ф. Черепов (71) Заявитель (54) РЕЗЕРВИРОВАННОЕ УСТРОЙСТВО

Изобретение относится к области ав томатики и вычислительной техники и может быть использовано для построения

1 резервированных систем.

Известно резервированное устройство, содержашее резервируемые блоки, подклю- 5 ченные к входам мажоритарного элемента и индикаторам отказов, выходы которых соединены через элементы ИЛИ с входами реверсивного счетчика, который через дешифратор и весовые датчики сое- е динен с входами мажоритарного элемента (1). Недостаток устрояства - наличие встроенных устройств контроля, функциональных блоков, причем сложность устройств контроля оказывается во многих случаях соизмеримой со сложностью функциональных..блоков, а это сушественно, сужает область применения этих резервированных устройств.

Иэ известных резервированных уст ройств наиболее близким по технической сущности .к данному изобретению являет ся резервированное устройство, содержа2 шее т(резервируемых блоков, восстанавливаюшие блоки и элементы памяти (21.

Недостаток устройства — сложность, состояшая в большом числе элементов в каждом канале (мажоритарный элемент, элемент неравноэначности, элемент задержки и др.) . Кроме того, для правильного функционирования устройства введены элементы задержки, выполнение которых на цифровых элементах сушественно .усложняет устройство, а выполнение на линейных элементах переводит резервированное устройство в класс цифроаналоговых, что затрудняет реализацию его в интегральном исполнении.

11елью предлагаемого изобретения является упрошение устройства.

Поставленная цель достигается тем, что устройство содержит элементы ЗАПРЕТ и ИЛИ, выходы каждого из резервируемых блоков подключены к входам (т1 -1) восстанавливаюших блоков, выходы предыдушего и последующего восстанавливающих блоков, кроме последнего

66187 (й-1)-го, подключены соответственно к первому и второму входам соответ ствуюшего предыдущего блока памяти, выход которого йодключен к третьему входу последующего блока памяти и к входу соответствующего элемента ЗАПРЕТ, второй вход которого подключен к выходу последующего восстанавливающего блока, . кроме последнего, а выходы алементов ЗАПРЕТ и выход последнего вос» щ станавливаюшего блока подключены к соI ответствующим входам элемента ИЛИ.

На фиг. 1 приведена блок-схема резервированного устройства, на фиг. 2 — схема блока памяти, на фиг. 3 - схема реализации устройства с четырьмя резервируемыми блокамц. Резервированное устройство на фиг. 1 содержит первый и второй резервируемые блоки 1-2, (и -1)-й и Il -й резервируемые блоки 3-4, первый, 20 второй и третий восстанавливающие блоки 5-7; (п-3)-й, (-2)-й и (П -1)-й восстанавливающие блоки 8-10; первый, . второй и (и -3)-й блоки памяти 11-13, первый и второй элементы ЗАПРЕТ 14-15,М (ll -4)-й и (П -3)-й алементы ЗАПРЕТ

16-17, алемент ИЛИ 18; первые, вторые и третьи входы 19-21 блоков памяти.

Блок памяти на фиг. 2 содержит алемент НЕ»22, элемент И-23 и триггер 24.36

В устройстве на фиг. 1 резервируемые блоки 1,2,....4, (А1, А, ...., А ) .подключены- к входам восстанавливающих блоков 5, 6 ... 10 (В1, В, ..., В, ) причем порог -го восстанавливающего 3$

4 блока В (16 с Н -1) равен 4 . Выходы предыдущего и последующего восстанавливающих блоков 6 и 7 (B и Bjq (l j< . Ы 3) йодключены к первому и второму входам 19 и 20 блока памяти 12 (С ),46

" " выход которого подключен к третьему входу 21 блока памяти 13 (С j +1) и к .входу элемента ЗАПРЕТ 15 (Д>), второй вход которого подключен к выходу восстанавливающего блока 7 (В j +1). К тре- 45 тьему входу, 21 блока памяти 11 (С1 ) подключен сигнал 1 . Выходы элементов

ЗАПРЕТ 14 17 Д,, Д, ...., Д П ) вместе с выходом восстанавливающего ,блока 10 (3 -1) подключеМ к элеменИ ту ИЛИ 18.

На фиг. 2 входы первый и третий 19 и 21 и через элемент НЕ 22- второй вход 20 блока памяти йодк»лючййы к алементу И 23, выход которого подключен к единичному входу триггера 24. На выхопе блока памяти фиксируется сигнал "1" при найичии на входах 19 и 21 сигналов

8 4

"1», а на входе 20 -"0". Перевод блока памяти в исходное состояние (когда на

его выходе сигнал "О») осуществляется по сигналу СБРОС, подаваемому на нулевой вход триггера 24.

На фиг. 3 приведена схема резервируемого устройства с четырьмя резервируемыми блоками, получаемая из блоксхемы, приведенной на фиг. 1.

Устройство работает следующим образом, В исходном состоянии и при исправнОй работе всех блоков 1-4 (А1, A, ..., АП) сигналы на выходах всех блоков памяти

11-13 (С1, С, ..., 0<3) равны ну лю. При значении выходных сигналов блоков 1-4 (А, А, A>, ... А g ) равном

"1", на выходах восстанавливающих блоков 5-10 (В1, B, ..., ВД1) появляю -" ся сигналы 1, причем с выходов блоков 6-9 В, В,..., В ) сигналы "1 проходят через элементы 14-17 (Q g, Qg ... Qq3), так как запрещающие сит" налы с выходов блоков памяти 11-13 (С1, С, ...., Сп ) на элементы 14- 17 (Q, QZ, ..., Дп ) не поступают, а с выхода блока 10 (Вп )-непосредственно на входы алемента ИЛИ 18, а затем на вход устройства.

Работа устройства при отказах резервируемых блоков 1-4 (предполагается, что отказы двух или более блоков строго одновременно не происходят) происходит слепуюшим образом.

1. На выходе P блоков из 1-4 (Р

<-2), устанавливается постоянный сигнал, равный "0" (отказ типа "ложный 0 ).

Т.к. по условию, по крайней мере два блока из 1-4 исправны, при единичных выходных сигналах исправных блоков на выходах .по крайней мере двух восста« навливаюших блоков 5 и 6 (В1 и Bg) будут единичные сигналы, поступающие (так как пороги этих блоков равны 1 и

2 соответственно) на первый и второй входы 19 и 20 блока памяти 11 С1

При такой комбинации значений сигналов на входах блока памяти 11 С1 выходной сигнал атого блока остается равным 0", при нулевом входном сигнале на третьем входе 21 блока памяти 12 (С ) выходной сигнал его будет равен "0", а следовательно; выходные сигналы и всех последующих блоков памяти (С3, ..., СП 3) будут равны "0". Таким образом, в случае отказов блоков типа ложный 0", выходные сигналы блоков памяти 11-13

661878 б станавливаюшего блока 7 (В ) равен 3.

При отказе "ложная 1 q блоков срабатывают блоки памяти С1, С2, ..., С где

q,åcëè g l1-3 п-3, если с(=и-2Эти блоки с помощью элементов ЗАПРЕТ

Q, 52, ..., Q g из 14-17 отключают от входов элемента ИЛИ 18 выходы вос10 станавливаюших блоков Ву; Bg . "В611 из 6-10, и к элементу ИЛИ 18 останутся подключенными выходы восстанавли- вающих блоков В +, B „>, ..., ВЛ1.

При с =и-3 (или при q =и-2) сигналы от1$ трех (двух) оставшихся исправными блс ков будут поступать на выход устройства через последовательно соединенные восстанавливающий блок В 1и элемент

ИЛИ 18.

20 3. Отказали К = (р + g ) п-2, бло» ков, где р - число блоков с отказом лож« ный 0" a g — число блоков с отказом ложная 1". В этом случае срабатывают те из блоков памяти 11-13 (С1, С2, 2S ...., С }, которые с помощью элементтов вЗАПРЕТ 14-17 1 2 " я ) отключают от входов алемента ИЛИ 18 выходы соответствующих восстанавливающих блоков В g, В g, ..., Bg+ g иэ © 6-10. Так как К < п-2, то остается хотя бы два исправных блока из 1-4, которые через восстанавливающий блок

В +2и алемент ЗАПРЕТ йр (или только через блок 10 (Вп ), если q =п-3), под>> ключаются к входу элемента ИЛИ 18, т.к. q блоков с отказами "ложная 1 уменьшают на число g порог восстанав п ваюшего блока В

Технико-акономический аффект or при4е менения данного изобретения состоит в упрошении резервированного устройства и возможности построения: его в виде интегральной схемы благодаря отсутствию алементов задержки. (С1, Сg, ... Сп ) остаются равны« ми "0".

При значении сигналов на выходе исправных (И -р) блоков из 1-4, равном "1 сигналы » 1" появятся на выходах тех восстанавливающих блоков, пороги которых не превышают (п-р), то есть на выходах блоков (В1, Р2, ..., B„ ). Сиг налы с восстанавливающих блоков (В2, Ви p) через соответствующие элементы ЗАПРЕТ из 14-17 (ll g, Л2, Дд p+g ), а при p=l и с блока 10 (Bra- ) непосредственно н через элемент ИЛИ 18 поступают на выход устройства. Отказ (и-1) блоков типа "ложный 0" приводит к отказу резервированного устройства.

2. На выходах q блоков иэ 1-4 (q, n-2) устанавливаются отказы типа

"ложная 1". Эти отказы регистрируются блоками памяти, причем блок памяти C j (из 11-13) выдает выходной сигнал "1» тогда и только тогда, когда на его первый вход 19 поступает сигнал "1" с soc станавливаюшего блока В j (из 5-10), одновременно на вход второй 20 поступает сигнал " 0" с восстанавливающего блока В)+1(из 5-10 ) и на третий вход

21 - сигнала 1" с предыдущего блока памяти С j g.,Расммотренной ситуации соответствует отказ ) резервируемых блоков типа "ложная 1" и значение выходных сигналов исправных блоков (из 1«4) равное 0". Появившийся на выходе опного из блоков памяти С сигнал "1" далее не меняется при изменении сигналов на его входах. Например, при отказе

"ложная 1 одного "иэ блоков 1-4 (А, А2, ... А q ) при нулевых выходах исправных блоков на выходе только одного восстанавливающего блока 5 появляется сигнал " 1". При этом срабатывает блок памяти 11 и на его выходе появляется сигнал " 1, который через элемент ЗАПРЕТ 14 отключает выход восстанавливающего.,Дблока 6 от входа алемента ИЛИ 45 18 и, который, поступая на третий вход

2l блока памяти 12, подготавливает его к работе. Таким образом, при первом отказе в 1" какого-либо из блоков 1-4 (А g, А g... А q ) к выходному элементу ИЛИ 18 остаются подключенными через соответствующие алементы ЗАПРЕТ

15-17 восстанавливаюшие блоки 6-10 (В В4, .... Вл g). Следовательно, следующий отказ в "1" какого-либо иэ блоков 1-4 (А1, А2, „Ал ) не вызовет появления ложного сигнала " 1" на выходе устройства, т.к. порог восФормула изобретения

1. Резервированное устройство, соде жашее И резервируемых блоков, восстанавливающие блоки и блоки памяти, о тл и ч а ю ш е е с я тем, что, с целью упрощения устройства, оно содержит элементы ЗАПРЕТ и ИЛИ, выходы каждого из резервируемых блоков подключены к входам (и-1) восстанавливающих блоков, выходы предыдущего и последуюшего воостанавливаюших блоков, кроме последнего а

7 661878 8 (п-1)-ro, подключены соответственно к 2. Устройство по и. 1, î т л и ч а юпервому и второму входам соответствую- ш е е с я тем, что, блок памяти содер . щего предыдущего элемента памяти, вы- жит элемент НЕ, элемент И и триггер, ход которого подключен к третьему входу единичный вход которого соединен с выпоследующего элемента памяти и к вхо- 5 ходом элемента И, первый вход которого ду соответствующего элемента ЗАПРЕТ., соединен с выходом элемента НЕ. второй вход которого подключен к выхо- Источники информации, принятые во ду последующего восстанавливающего бло- внимание при экспертизе ка, кроме последнего, а выходы элемен- 1. Авторское свидетельство СССР тов ЗАПРЕТ и выход последнего восста 0 М 315180, кл.(j 06 F 11/00, 13.04.70, навливаюшего блока подключены к соо 2. Авторское свидетельство СССР ветствуюшим входам элемента ИЛИ. % 314206, кл. Cj 06 Р 11/00, 09.01.70.

Составитель В. Максимов

Редактор Э. Губницкая Техред О. Андрейко Корректор А. Гриценко

Заказ 2778/70 Тираж 943 . Подписное

Ш1ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Я 35, Раушская наб., n, 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4