Устройство для индикации запятой

 

ОПИСАНИЕ

И 3 О Б Р Е Т Е Н И Я 662949

CoIo3 Советскими

Социалистических

Республик

:«> Т Б

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Завв åíÎ 280373(2!) 1898902/18-24 (51)М. Кл.2

6 06 К 15/18 с присоединением заявки Ио

Государственный комитет

СССР.по делам изобретеиий и открытий (23) Приоритет

Опубликовано 15Р5.79, Ьоллетень М 18 (53} УДК 681. 32 7.

° 11(088.8) Дата опубликования описания 150 5.79 (72) Авторы изобретения

В.И.Рувинский н A.A.Âÿòêèí (71) ЗФ витель (54) УСТРОЯСЧВО ДЛЯ ИНДИКАЦИИ ЗАПЯТОЯ

Изобретение относится к областй

;вычислительной техники и может най ти применение при реализации электронных клавишных вычислительных

5 машин (ЭКВМ) .

Известно устройство, предназна-. ченное для индикации запятой, содержащее регистр, дешифратор и элементы И, связанные с выходами дешиф- 10 ратора и выходами блока синхронизации (lj . недостаток этого устройства состоит в его сложности.

Наиболее близким по технической сущности к данному изобретению является устройство для индикации запятой, содержащее регистр, элемент И, входы. которого соединены с выходами регистра, триггер, информационный вход которого соединен с выходом . первого .элемента И, а управляющий вход - с первым выходом блока синхронизации (2) . недостатком этого устройства яв.ляется его сложность из-за большой .разрядности регистра запятой и сложности блока синхронизации.

Цель изобретения - упрощение устройства.

Это достигается тем, что йредлагаемое устройство содержит второй элемент И и сумматор, один вход которого соединен с выходом второго элемента И; а второй вход - со вторым выходом блока синхронизации, первый вход второго элемента И соединен с выходом регистра, а второй вход — с нулевым выходом триггера.

Блок-схема предлагаемого устройства представлена на чертеже.

Устройство содержит регистр 1, сумматор 2, первый элемент И 3. триггер 4, второй элемент И 5, блок синхронизации 6, выходную шину 7.

Устройство работает следукщим образом.

Положение запятой в определенном разряде числа кодируется соответствующим кодом, находящимся в регистре 1. Наличие запятой в самом старшем разряде числа кодируется нулевым кодому прибавление единицы соответствует сдвигу снятой вправо, вычитание — сдвигу влево. В режиме индикации за время одного такта бло» ка синхронизации 6 происходит прибавление единицы с помощью сумматора 2 к содержимому регистра 1, в котором первоначально находился код, соот662949

Формула изобретения

Составитель Р.Митина

Редактор Н.Каменская .ТехрелЛ. Алферова Копвектот М.Вигула у« в .ю .» -- — — — - ъ.з

Заказ 2703/51, Тираж 779 — Подписное

РЯИНПИ Государственного комйтета СССР по делам изобретений и открытий, 13035 Москва Т-35 Разыская наб.i д.4 5

Филиал ППП, Патент, г,ужгород,,ул ° Проектная,4 ветствующий положению запятой в числе. Момент появления сигнала Лог.1 на выходе первого элемента И 3 соответствует моменту выдачи запятой на индикацию, Появившийся импульс запоминается на триггере 4, состояние которого сохраняется в течение одного такта блока синхронизации, так как его управляющий вход соединен с первым выходом блока синхронизации б. Запятая поступает на индикаторное табло по шине 7. В это время на lO выходе второго элемента И 5 йоявляется сигнал Лог ° 0, в результате чего регистр 1 обнуляется. Восле этого, до окончания одного циклаиндикации, к содержимому регистра 1 15 прйбавляЕтся число, eоответстй9тощее первоначальному положению запятой, т.е. содержимое регистра 1 возвращается к исходному.

Предлагаемое устройство Может быть использовано для построения .

ЭКВМ с естественным представлением запятой при любой разрядности числа. устройство для индикации запятой, содержащее регистр, первый элемент

И, входы которого соединены с выходами регистра, триггер, инФормационный вход которого соединен с выходом первого элемента И, а управляющий вход - c первым выходом блока синхронизации,о т л и ч а ю щ е е с.я тем, что, с целью упрощения устройства, оно содержит второй элемент

И и сумматор, один вход которого соединен с выходом второго элемента И,а второй вход - со вторим выходом блока синхронизации, первый вход второго элемента И соединен с выходом регистра, а второй вход - с нулевым выходом триггера. источники инФормации, прйнятые во внимание при экспертизе

L.hogan EOecttonic Eng

March И70,р.27.

2. Авторское свидетельство СССР

Р 477431, кл. 6 06 К 15/18,