Устройство для синхронизации контрольного и эталонного цифровых сигналов

 

С (знт ЦАР1 и, О П И С А Н И Е < 668081

ИЗОБРЕТЕН ИЯ

Сомоа Советеиин

Социалмстимескин

Республик

К АВТОРСКОМУ СВИДИТВЛЬСТВУ (6l) Дополнительное к авт. свиа-ву N 598226 (22) ЗаявлЕно 17.10.77 (21) 2534129/18-09

2 (51) М. Кл.

Н 03 К 5/153

Н 04 1 7/О" с присоединением заявки № (23) Приоритет—

Гооудвротввнный номнтвт

СССР оо двяом нзобрвтвннй н открытий

Опубликовано 15.06.79 Бюллетень № 22

Дата опубликования описания 15.06.79 (53) УДК

621.316.729,621. .394.662 (088.8) (72) Автор изобретения

А. В. Курилов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ КОНТРОЛЬНОГО

И ЭТАЛОННОГО ЦИФРОВЫХ СИГНАЛОВ

Изобретение относится к технике связи и может использоваться при создании контрольно-измерительной аппаратуры для систем цифровой связи.

По основному авт. св. N 598226 известно устройство для синхронизации контрольного и эталонного цифровых сигналов, содержащее элемент

Н1,"Т, блок выделения тактовой частоты, вход которого подключен к шине контрольного сигнала, первый выход блока выделения тактовой частоты соединен с входом счетчика импульсов, выходы которого через дешифратор подключены к первым входам первого и второго элементов

И, выход второго элемента И соединен с первым входом генератора эталонных сигналов, второй вход которого подключен к выходу блока выделения тактовой частоты, а также элемент

НЕ, RS-триггер и блок несовпадений, выход которого соединен с первым входом элемента

Н1;Т, второй вход которого подключен к последнему разряду счетчи;;а импульсов, а выход элемента НЕТ соединен с одним из входов RS-триггера, а его другой вход подключен к второму выходу дешифратора, причем выход RS-триггсра соединен с вторым входом второго элемента

И непосредственно и через элемент НŠ—. с вторым входом первого элемента И, выход которого подключен к третьему входу генератора эталонных сигналов, выход последнего соединен с первым входом блока несовпадений, второй вход этого блока подключен к шине контрольного сигнала I1).

Однако данное устройство имеет невысокую помехоустойчивость.

Цель изобретения — увеличение помехоустойчивости.

Для этого в устройство для синхронизации контрольного и эталонного цифровых сигналов, содержащее элемент НЕТ, блок выделения тактовой частоты, вход которого подключен к шине контрольного сигнала, первый выход блока вы деления тактовой частоты соединен с входом счетчика импульсов, выходы которого через дешифратор подключены к первым входам первого и второго элементов И, выход второго элемента И соединен с первым входом генератора эталонных сигналов, второй вход которого подключен к выходу блока выделения тактовой

668081

Е>2

3 частоты а также элемент НЕ, RS-триггер и блок несовпадений, выход которого соединен с первым входом элемента НЕТ, второй вход которого подключен к последнему разряду счетчика импульсов, а выход элемента НЕТ соединен с одним из

5 входов RS-триггера, другой вход которого подключен ко второму выходу дешифратора, причем выход RS-триггера соединен со вторым входом второго элемента И непосредственно и через элемент НЕ со вторым входом первого элемента fO

И, выход которого подключен к третьему входу генератора эталонных сигналов, выход которого соединен с первым входом блока несовпадений, второй вход которого подключен к шине контрольного сигнала, введены последовательно 15соединенные счетчик несовпадений, дополнительный дешифратор и блок элементов ИЛИ, при этом выход элемента НЕТ подключен ко входу счетчика несовпадений, другие входы которого соединены с вторым входом дешифрато- 20 ра, а выход блока элементов ИЛИ соединен с одним из входов RS-триггера.

На чертеже изображена структурная электрическая схема предложенного устройства.

Устройство для синхронизации контрольного 25 и эталонного цифровых сигналов содержит элемент НЕТ 1, блок вьщеления 2 тактовой частоты, счетчик 3 импульсов, дешифратор 4, элементы И 5 и 6, генератор 7 эталонных сигналов, элемент HE 8, RS-триггер 9, блок несовпадений 30

10, счетчик 11 несовпадений, дополнительный дешифратор 12, блок элементов ИЛИ 13 и переключатель 14.

Предложенное устройство работает следующим образом. 35

Контрольный сигнал поступает на блок выделения 2 и в блок несовпадений. 10, где он сравнивается с эталонным сигналом той же структуры, вырабатываемым генератором 7. Выявленные несовпадения подсчитываются счетчиком 11 40 в течение 2п тактов, пока состояние последнего (п+1)-го разряда счетчика 3 разрешает прохождение несовпадений через элемент НЕТ 1.

Переключатель 14 обеспечивает считывание состояния счетчика 11, соответствующего вы 45 бранной кратности ошибки. Когда количество несовпадений, подсчитываемых счетчиком 11, достигает выбранного значения, на соответствующем выходе дополнительного дешифратора 12 появляется импульс, который, пройдя через 50 блок элементов ИЛИ 13, переворачивает RS-триггер 9 в положение, символизующее несовпадение контрольного и эталонного сигналов по фа. эе. Соответственно при количестве несовпадений на 2" тактов меньше выбранного значения 55

RS-триггер 9 остается в исходном "нулевом" состоянии, символизирующем совпадение по фазе контрольного и эталонного сигналов, т.е. окончание синхронизации.

При состоянии (n + 1)-ro разряда счетчика

3, запрещающего подсчет несовпадений счетчиком 11, осуществляются следующие операции.

Считывание состояний RS-триггера 9 через элементы И 5 и 6 импульсом с выхода дешифратора 4. Последующее обнуление RS-триггера

9 и счетчика 11 для последующего цикла синхронизации. Обнуление осуществляется подачей с выхода дешифратора 4 импульса йа вход

RS-триггера 9 и вход "установки нуля" счет«ика 11. Импульс "обнуления" подается с такой задержкой относительно импульса "считывания", что считывание состояний RS-триггера 9 является устойчивым.

При считывании состояния RS-триггера 9, символизирующего несовпадение по фазе контрольного и эталонного сигналов, на выходе элемента И 5 формируется импульс, поступление которого в генератор 7 обеспечивает сдвиг эталонной последовательности относительно контрольной на такт, после чего производится повторное сравнение последовательностей.

Поэлементный сдвиг осуществляется по достижении совпадения по фазе контрольного и эталонного сигналов. В том случае, если количество ошибок, поразивших контрольную последовательность в сравниваемых 2" тактах, не превысит заранее выбранного, то RS-триггер 9 остается в "нулевом" состоянии, при считывании которого импульс формируется на выходе элемента И б. Этот импульс поступает в генератор 7, обеспечивай отключение устройства синхронизации до подачи новой команды от оператора.

Емкость счетчика 3 выбирается таким образом, что минимальное кодовое расстояние (t) между фрагментами измерительных носледовательностей 2" является дЬстаточным для исправления ошибки выбранной кратности (д), при чем

Для псевдослучайных последовательностей типа М, где М = 2к-1, емкость счетчика 3 можно определить для кольцевого счетчика п> K+2d

1 для двоичного счетчика

n > 1оц (К + 2d)

При использовании предложенного устройетва увеличивается помехоустойчивость, Формула изобретения

Устройство для синхронизации контрольного и эталонного цифровых сигналов по авт.св.М 598226, о т л и ч а ю щ е е с я тем, что, с целью уве66808

ВхРд

Составитель Г. Маркина

Техред Н. Андрейчук

Корректор С. Патрушева

Редактор Т. Янова

Тираж 1059 Подписное

ЦНИИПИ Государственного комитета СССР o делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Заказ 3483/50, Филиал ППП Патент", г, Ужгород, ул. Проектная, 4

5 личения помехоустойчивости, введены последовательно соединенные счетчик несовпадений, допол- нительный дешифратор и блок элементов ИЛИ, при этом выход элемента НЕТ Подключен ко входу счетчика несовпадений, другие входы которого соединены с вторым входом дешифрато1

6 ра, а вьют блока элементов ИЛИ соединен с одним из входов RS-триггера.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР У 598226, кл. Н 04 К 5/1530. 26.05.76 Ф.