Устройство для автоматического выбора квадранта и фазирования сигнала

 

О П И С А Н И Е (11)67О9О5

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 1 6.11.76 (21) 2419784 18-21 с лрисоединением заявки ¹â€” (23) Приоритет— (43) Опубликовано 30.06.79. Бюллетень № 24 (45) Дата опубликования описания 06.07.79 (51) М.Кл. - б Oi R 25/00 государственный комитет (53) УДК 621.317.373 (088.8) Il9 делам изобретений и открытий (72) Авторы изобретения

Н, А. Грачева, В. В. Кипаренко и М, П. Сложеникин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО ВЫБОРА

КВАДРАНТА И ФАЗИ РОВАН ИЯ СИГНАЛА

Изобретение относится х области электроизмерительной техники и предназначено для использования в широкополосных фазовых корреляторах и фазочувствительных вольтметрах.

Известно устройство для выбора квадранта и фазирования сигнала, содержащее коррелятор, инверторы, линии задержки, у.силители, триггеры (13. Недостатком такого у стройства является низкая точность фазирования.

Известно также устройство, предназначенное для выбора квадранта и фазирования сигнала, представляющее собой фазовый коррелятор, состоящее из блоков для

:получения входного и эталонного сигналов, дифференциальных компараторов, обнаруживающих нулевой потенциал, линий задержки, инвертора, дифференциальных усилителей и триггеров 12). 20

Недостатком этого устройства является отсутствие автоматичеокого фазнрования сигнала и получения сигнала в двух жвадрантах.

Целью изобретения является автомати- 25 зация фазирования, получение сигнала в двух квадрантах и повышение точности.

Это достигается тем, что в устройство для автоматического выбора квадранта, содержащее два блока запрета, блок управ- з0 ления, выход которого соединен с первыми входами первого и второго элементов совпадения, соединенных своими выходами cD входом первого и второго триггеров, выходы которых соединены с первым и вторым входом блоха распределения сигналов соответственно, первый фазорасщепнтель, выходы которого соединены соответственно со входами первого и второго усилителя-формирователя, введены первый и второй блоки совпадений, блок запрета срабатывания по заднему фронту, третий и четвертый элементы совпадения, третий, четвертый и пятый триггеры, блок запрета срабатывания по заднему фронту, блок распределения сигналов, первый и второй управляемые переключатели, блоки фазового компарирования отставания и опереженения, блок выработки сигнала окончания подстройки фазы, первая и вторая сборки элемента сигналов, первый и второй счетчики, первый и второй управляемые делители, сумматор и второй фазорасщепитель, причем первый и второй выходы второго фазорасщепител:; соединены с первыми входами первого и второго управляемых делителей, соединенных своими выходами соответственно с первым и вторым входами сумматора, выход которого соединен со входом первого фазорасщепителя; выходы первого и второго уси670905 лителя-преобразователя соединены соответственно с первыми входами первого и второго блока совпадений, вторые входы которых соединены со вторым выходом блока управления, выход перьвого блока совпадений соеди ен с третьим входом блока распределения сигналов, с входом первого блока запрета, со вторым входом первого элемента совпадения и с третьим входом тг тьего элемента совпадения, первый вход которого соединен со входом блока запрета срабатывания по заднему фронту, а второй вход соединен с выходом второго блока совпадений, со входом второго блока запрета, с четвертым входом блока распределения сигналов и со вторым входом второго элемента совпадения, третий вход которого соединен с выходом первого блока запрета, с пятым входом блока распределения снг налов и со вторым входом четвертого элемента совпадения, соединенного своим первым входом со входом блока запрета сра— батывания по заднему фронту, а своим третьим входом с выходом второго блока запрета, третьим входом первой схемы совпадения и шестым входом блока распределения сигналов, выходы третьего и четвертого элементов совпадения соединены соответственно со входами третьего и четвертого триггеров, выходы которых соединены с седьмым и восьмым входами блока распределения сигналов, первый выход которого соединен с первым входом первого управляемого переключателя и со вторым ьходо, второго управляемого переключателя, а второй выход соединен с первым входом второго упра вляемого переключателя и со вторым зходом первого управляемого переключателя, третьи входы управляемых переключателей соединены с выходом пятого триггера и с первым входом блока вырабопки сигнала окончания подстройки фазы, выход первого переключающего блока соединен с перовыми входами блоков фазового компарирования отставания,и опережения, вторые входы которых соединены с Bblxoдом схемы запрета срабатывания по заднему фронту и со вторым, входом блока выработки сигнала окончания подстройки фазы, третий вход которого соединен с выходом блока фазового комларирова ния отставания и первым входом первого элемента

ИЛИ, а четвертый вход соединен с выходом блока фазового компарирования опережения и с первым входом второй сборки сигналов, выход блока выработки сигнала окончания подстройки фазы соединен со

i:òoðûìè выходами первой и второй сборки сигналов, выходы которых соединены соответственно со входами первого и,второго счетчика, соединенных соответственно своими первыми входами со вторыми входами первого и второго делителя, а вторые входы счетчиков соединены с первым и,вторым .. ходами пятого триггера соответственно, 5

l0

20 ?5

3О

65 при эгом первый, второй, третий и четве-, тый входы блока запрета срабатывания по заднему фронту соединены соответственно с четвертыми входами элементов совпадения.

На чертеже приведена блок-схема предлагаемого устройства.

Устройство содер?кит первый и второй блоки совпадений 1 и 2, первый и второй блоки запрета 8 и 4, блок управления 5, блок запрета срабатывания по заднему фронту б, первый, второй, третий и четвертый элементы совпадения 7 — 10, первый, второй, третий и четвертый триггеры 11—

14, блок запрета срабатывания по заднему фронту 15, блок распределения сигналов 16, первый и второй управляемые переключатели 17 и 18, блок фазового компарирования отставания 19, блок фазового компарирования опережения 20, блок выработки сигнала окончания подстройки фазы 21, первую и вторую сборки сигналов 22 и 28, триггер переполнения 24, первый и второй счетчик 25 и 2б, первый фазорасщепитель

27, первый и второй управляемые делители

28 и 29, сумматор 80, второй фазорасщепитель Л, усилители-формирователи 82 и 33.

Устройство работает следующим образом.

В начале работы устройства по сигналу

«сброс» все триггеры устанавливаются в нулевое положение. На вход первого фазорасщецителя 27 подается опорное нагpH?Кс. с1 . H"..èð."æå!Ièÿ Ul и U2 на выходе равны между собой по амплитуде и сдвинуты относительно друг друга на 90 . Коэффициент передачи дискретных делителей переменного напряжения 28 и 29 при си;на,с «:?áðoñ» раве . «1» и напряжении Ul u

U2 без изменения проходят на вход сумматора 80, осуществляющего геометрическое слъ?кение :;..:.:торов входных напряжений.

Выход сумматора соединен со входом второго фазоращепителя 81, выполняющего такие же функции, что и первый фазоргсщепитель 27, -. e. напряжение Ul и U2 сдвинуты одно относительно другого на 90 . К выходам фазорасщепителя Л подсоединены усилители-фор,мираватели 82 и 38, которые преобразуют синусоидальные напряжения в напряжения прямоугольной формы. Выходы усилителей-формирователей 32 и 88 соединены с первым и входами блоков совпадения 1 и 2. Входное напряжение U„„„ IIoступает на блок управления 5.

По команде «начало работы» в блоке управления 5 формируется команда «разрешение», поступающая на вторые входы блоков совпадений l и 2, одновременно формир?л тся узкий сгробирующий импульс U,Tð, по передн фронту U„,„„, поступающий на первые входы элементов совпадения 7, 8, 9, 10. Для устранения ложного срабатывания блоков фазового компарирования 19, 20 и устройства выработки сигнала окончания подстройки фазы 21 по заднему фронту сиг6?О905

1О

20 нала U„ð,z проходит через схему запрета срабатывания по заднему фронту б. По сигналу «разрешение» на пряжение с выходов усилителей-формирователей 32 и 33 через блоки совпадения 1 и 2 и блоки запрета 3 и 4 поступает на вторые,и третьи входы элементов совпадения 7 — 10, а также на входы блока распределения сигналов 1б.

При совпадении сигналов на первых, вторых и третьих входах одного из элементов совпадения 7, 8, 9 или 10 включается один из триггеров выбора квадрантов 11, 12, 13 или 14, соответствующей,квадранту, в котором находится U„„„,, относительно Ul u

U2. При срабатывании одного из триггеров

11, 12, 13 или 14 блок запрета 15 блокирует элементы совпадения 7, 8, 9 и 10, чтобы устранить срабатывание триггеров 11, 12, 13 или 14 в процессе фазирования. Выходы трыггерав П, 12, 13 или 14 соединены с первыми входами блока распределения сигналов 1б. Напряжения U„è U с выхода блока 1б поступают на входы управляемых переключателей 17 и 18, выходное напряжение переключателя 17 U„„,4, совпадает по фазе с напряжением сигнала U„,:,4„а выходное напряжение переключателя 18 V,„ отстает or U„,„@ н а 90 .

Выход управляемого переключателя 17 соединен с пер ными входами блоков фазового компарирования 19 и 20. Если сигнал на входе строба компаратора 19 U,,ð,„- отстает от U„,„d„поступающего на другой вход 19 от 0 до 45 эл. град. на выходе компаратора появляются импульсы, которые через сборку сигналов 23 поступают на вход счетчика 2б. Двоичный код со счетных выходов счетчика 2б поступает на управляющие входы делителя переменного напряжения 28, при этом на выходе делителя соответственно изменяется амплитуда напряжения Ul.

Когда сигналы У„р,б и Ucun4, совпадут, начнет работать фазовый компаратор опережения 20, т. е. на выходе компаратора 20 появится импульс, который поступит i3 второй вход блока, выработки сигнала окончания подстройки фазы 21, на выходе этого блока появляется сигнал, запирающий сб орки 22 и 23. При этом U,.„„> совпадает с U,„„„, à U,, отстает от U,„,ф на 90 эл. град.

При фазовом сдвиге между U, @ и

UÄ,„- от 45 эл. град. до 90 эл. град. на вхада х компаратора 19 схема работаег также, как и в случае фазового сдвига между У„„„ф и U«ð„- от 0 до 45 эл. град. Однако, даже при полностью включенном делителе 28 U„,,ô и U.,„,6 не могут совпадать и на выходе переноса счетчика 2б появляется импульс, который включает триггер переполнения 24 и блок 21 устанавливается в исходное положение; на выходе п»реключателя 17 напряжение U,,",„4, совпадает с напряжением U„, на выходе пере25

55 ключателя 18 напряжение Г1„совпадает с напряжением U.,-. В этом случае начинает работать блок фазового компарирования опережения 20 и импульсы через сборку 22 поступают на вход счетчика, изменяя амплитуду напряжения на выходе управляемого делителя переменного напряжения

29. При совпадении U„,,H4, и U ðpQ начинает работать фазовый компаратор 19, и блок .выработки сигнала окончания подстройки фазы 21 запрещает прохождение импульсов через сборки 22 и 23. При этом

U„,4, совпадает с U„,„„, à U.-. îòñòàåò от

У„„„„на 90 эл. град.

Применение изобретения позволяет повысить точность, производить автоматизацию фазирования и получение сигнала в двух квадрантах.

Формула изобретения

Устройство для автоматического выбора квадранта, содержащее два блока запрета, блок, правления, выход которого соединен с первыми входами первого и второго элементов совпадения, соединенных своими выходами со входом первого и второго триггеров, выходы которых соединены с первым и вторым входом блока распределения сигналов соответственно, первый фазорасщепитель, выходы которого соединены соответственно со входами первого и второго усилителя-формирователя, о тл и ч а ю щ е е с я тем, что, с целью автоматического фазирования, получения сигнала в двух квадрантах и повышения точности, в него введены первый и второй блоки совпадений, блок запрета срабатывания по заднему фронту, третий и четвертый элементы совпадения, третий, четвертый и пятый триггеры, блок запрета срабатывания по заднему фронту, блок распределения сигналов, первый и второй управляемые переключатели, блоки фазового компарирования отставания и опере:-кения, блок выработки сигнала окончания годстройки фазы, первая и вторая сборки э.-.емента сигналов, первый и второй счетчики, первый и второй управляемые делители, сумматор и второй фазорасщепитель. причем первый r. в арой вы. оды второго фазорасщепителя соединены с первыми входами перзого и второго управляемых делителей, соединенных своими выходами соответственно с первым и вторым входамп сумматора, выход которого соединен со вхо.ом первого фазорасщепптеля, выходы пер-.огп и второго усилителя-преобразователя соединены соответственно е первыми входа:,"t пес "ого и второго блока совпадений, втор :. ;-ходы которых соединены со вторым вы o„-o:.. блока управления, выход первого блок» совпадений соединен с третьим вхоом блока распределения сигналов, с входом первого блока запрета, со вторым вхо67О905

СССР

35 дом первого элемента совпадения и с трет,,— пм входом третьего элемента совпадения, первый вход которого соединен со входом блока запрета срабатывания по =,àäíåìó фронту, а второй вход соединен с выходом второго блока совпадений, со входом второго блока запрета, с четвертым входом блока распределения сигналов и co BTopbIAI входом второго элемента совпадения, третий вход которого соединен с выходом первого блока запрета, с пятым входом блока распределения сигналов и со вторым входом четвертого элемента совпадения, соединенного своим первым входом со входом блока запрета срабатывания по заднем фронту, а своим третьим входом с выходом второго блока запрета, третьим входом первой схемы совпадения ы шестым входом блока распределения сигналов, выходы третьего и четвертого элементов совпадения соединены соответственно со входами третьего и четвертого триггеров, выходы которых соединены с седьмым и восьмым входами блока распределения сигналов, первый выход которого соединен с первым входом первого управляемого переключателя и со вторым входом второго управляемого переключателя, а второй выход соединен с первым входом второго управляемого переключателя и со вторым входом первого управляемого переключателя, третьи входы управляемых переключателей соединены с выходом пятого триггера и с первым входом блока выработки сигнала окончания подстройки фазы, выход первого переклю5

25 чающего блока соединен с первыми входами блоков фазового компарирования отставания и опережения, вторые входы которых соединены с выходом схемы запрета срабатывания по заднему фронту и со вторым входом блока выработки сигнала окончания подстройки фазы, третий вход которого соединен с выходом блока фазового компарпрования отставания и первым входом первого элемента ИЛИ, а четвертый вход соединен с выходом блока фазового компарнрования опережения и с первым входом второй сборки сигналов, выход блока выработки сигнала окончания подстройки фазы соединен со вторыми выходами первой и второй сборки сигналов, выходы которых соединены соответственно со входами первого и второго счетчика, соединенных соответственно своими первыми входами со агерымн входами первого и второго делителя, а вторые входы счетчиков соединены с первым и вторым входами пятого триггера соответственно, при этом первый, второй, тров тпй и четвертый входы блока запрета срабатывания по заднему фронту соединены соответственно с четвертыми входами эл;.— ментов совпадения.

Источники информации, принятые во внимание при экспертизе:

1. Лвторское свидетельство № 331333, кл. G 01 R 25/00, 1969.

2. Патент США № 3737771, кл. 324-183 Л, 1973.

670905

/l«гл жЕ

Состагитель !N. Барашков

Текред А. Камыш никова

Корректор С. Файн

Редактор iN. Трофимова

Тип. Харьк. фил. пред. «Патент»

Заказ 458/835 Изд. М 379 Тираж 1089 Г!одписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб, д. 4/5