Устройство приоритетного обращения процессоров к общему блоку памяти данных

 

!

О П И С А Н И Е Оц682898

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 09.08.76 (21) 2396006/18-24 (51) М. Кл а

G 06F 9/18 с присоединением заявки ¹ 2395881/18-24

Государственный комитет (23) Приоритет

Опубликовано 30.08.79. Бюллетень № 32

Дата опубликования эписания 30.08.79 (53) УДК 681.325 (088.8) по делам изобретений и открытий (72) Авторы изобретения

В. Б. Собакин и И. 3. Коминаров (71) Заявитель (54) УСТРОЙСТВО ПРИОРИТЕТНОГО ОБРАЩЕНИЯ

ПРОЦЕССОРОВ К ОБЩЕМУ БЛОКУ ПАМЯТИ ДАННЫХ

Предлагаемое устройство относится к области цифровой вычислительной техники и предназначено для использования в мультипроцессорных системах.

Известно устройство (1), которое органи- 5 зует последовательный выбор запросов к общему ЗУ на основе приоритетной схемы, но не в состоянии обеспечить неделимого выполнения цикла, состоящего из нескольких запросов к ЗУ одного процессора. 10

Наиболее близким техническим решением к предложенному является устройство (2), содержащее блок формирования приоритета, входные элементы И, первый элемент

ИЛИ, триггер занятости. Первые входы 15 блока формирования приоритета связаны с входными шинами запросов через входные элементы И, вторые входы — подключены к входным шинам приоритетов. Выходы блока формирования приоритета соединены с выходными шинами управления коммутацией. Нулевой вход триггера занятости соединен с выходом первого элемента ИЛИ, первый вход которого подключен к шине ответа, а второй вход первого элемента ИЛИ 25 соединен с шиной начального сброса.

Недостаток известного устройства состоит в фиксированной длительности состояния, при котором процессор подключен к общем блоку памяти, так как отключение его 30 производится управляющим сигналом, »оступающим из блока ЗУ в момент завершения им цикла обмена. Это препятствует возможности неделимого выполнения процессорами операций, состоящих из различного количества циклов обмена с ЗУ, что сужает функциональные возможности устройства и приводит к снижению эффективности общей памяти данных в системах, использующих

ЗУ с «неразрушающим» считыванием.

Целью предлагаемого изобретения является расширение функциональных возможностей за счет неделимого выполнения процессорами многократных циклов обмена с общим блоком памяти данных.

Эта цель достигается путем использования переменной длительности подключенного состояния, управляемой сигналом запроса процессора.

Для достижения цели в предлагаемое устройство введены выходные элементы 11, выходной элемент ИЛИ, инвертор обратной связи, адресный элемент ИЛИ, счетчик циклов обмена, элемент задержки, управляющий элемент И, запускающий элемент И, второй, третий и четвертый элементы ИЛИ.

К выходам блока формирования приоритета подключены управляющие входы выходных элементов И, информационные входы которых связаны с входными шинами за682898

3 просов. Выходы выходных элементов И связаны со входами выходного элемента ИЛИ, выход которого подключен ко входу инвсртора обратной связи, выход которого связан с первым входом второго элемента

ИЛИ. Ко второму входу этого элемента подключен прямой выход счетчика циклов обмена. Выход второго элемента ИЛИ связан с управляющими входами входных элементов И и первым входом третьего элемента ИЛИ. Вход сброса блока формирования приоритета подключен к шине начального сброса и ко второму входу третьего элемента ИЛИ, выход которого соединен со входом установки в «О» счетчика циклов обмена, установочный вход которого связан с входной шиной количества циклов обмена процессоров. Счетный вход счетчика циклов обмена соединен с выходом управляющего элемента И, управляющий вход которого связан с выходом выходного элемента

ИЛИ, входом элемента задержки, первым входом запускающего элемента И. Информационный вход управляющего элемента И связан с входной шиной ответа. Инверсный выход счетчика циклов обмена связан со вторым входом запускающего элемента И, к третьему входу которого подключен выход четвертого элемента ИЛИ, первый вход которого соединен с выходом элемента задержки, а второй — с выходом адресного элемента ИЛИ, входы которого подключены к входным шинам адреса. Инверсный выход триггера занятости связан с четвертым входом запускающего элемента И, выход которого подключен к единичному входу триггера занятости, единичный выход которого подсоединен к выходной шине запроса.

На чертеже представлена блок-схема устройства приоритетного обращения процессоров к общему блоку памяти данных.

Устройство приоритетного обращения процессоров к общему блоку памяти данных содержит: блок 1 формирования приоритета, триггер 2 занятости, счетчик 3 циклов обмена, первый элемент 4 ИЛИ, второй, третий, четвертый элементы 5 — 7 ИЛИ, выходной элемент 8 ИЛИ, входные элементы

9, 10 И, выходные элементы 11, 12 И, управляющий элемент 13 И, инвертор 14 обратной связи, запускающий элемент 15 И, элемент 16 задержки, адресный элемент 17

ИЛИ, шину 18 начального сброса, входные шины 19, 20 запросов, входные шины 21, 22 приоритетов, шину 23 ответа, входную шину 24 количества циклов обмена процессоров, выходные шины 25, 26 управления коммутацией, выходную шину 27 запроса, входные шины 28, 29 адреса.

В исходном состоянии, определяемом установкой в «Ноль» блока 1 формирования приоритета, триггера 2 занятости и счетчика 3 сигналом начального сброса S, поступающего на блок 1 формирования приори10

"0

65 тета непосредственно с входной шины 18 начального сброса, а на счетчик 3 и триггер 2 — через элементы 4, 5 ИЛИ, входные элементы 9, 10 И, открыты «единичным» сигналом, посгупающим на их управляющие входы с выхода элемента 6 ИЛИ, обеспечивая тем самым передачу в блок 1 формирования приоритета сигналов запросов

А) — А1), поступающих or процессоров на входные 19, 20 запросов. (Здесь Л вЂ количество процессоров).

Блок 1 формирования приоритета осуществляет выбор среди поступивших в него сигналов одного сигнала А;, обладающего наибольшим приоритетом (определяемого значениями приоритетных кодов I 1 — Р на входных шинах 21, 22 приоритетов при использовании динамических приоритетов или иным способом при использовании статических приоритетов) и формирует сигнал

Р, на соответствующей из выходных шин

25, 26 управления коммутацией.

С выходных шин 25 или 26 сигнал Р; поступает к выбранному процессору, обеспечивая его подключение к адресным, информационным и управляющим шинам запоминающего устройства ЗУ. Одновременно сигнал Р; с выхода блока 1 формирования приоритета поступает на управляющий вход одного из выходных элементов 11, 12 И, обеспечивая передачу сигнала А; на выходной элемент 8 ИЛИ и появление «единичного» сигнала на его выходе. Сигнал с выхода этого элемента, проходя через инвертор 14 обратной связи и третий элемент б

ИЛИ, запирает входные элементы 9, 10 И, препятствуя дальнейшему поступлению сигналов А1 — А1 в блок 1 приоритета. Время с момента появления на входных шинах 19, 20 запросов первого сигнала запроса до момента запирания входных элементов 9, 10

И составляет время обратной связи устройства, определяемое соотношением

"ос 219,10+ tq + 11,12+ 8+ 4+ в (1) Одновременно с появлением «единичного» сигнала на входе инвертора 14 обратной связи он поступает на управляющий вход управляющего элемента 13 И и элемент 16 задержки, который передает сигнал на первый вход элемента 7 ИЛИ по истечении времени т1, достаточного для выявления блоком 1 приоритета запроса, обладающего наибольшим приоритетом среди имеющихся в нем после запирания входных элементов 9, 10 И и подключения к ЗУ шин соответствующего выбранному запросу процессора. Длительность задержки т1 определяется соотношением — t 4+ tâ+ tg Ip+ t + шах Х

X (подгл) (t11,12 + в)) ) (2) где t »» — время подключения процессоров к шинам, связывающим его с ЗУ.

682898

Сигнал с выхода элемента 7 ИЛИ поступает на первый вход запускающего элемента 15 И, на второй вход которого подается единичный сигнал с инверсного выхода счетчика 3, а на третий вход — единичный сигнал с выходного элемента 8 ИЛИ.

В том случае, если четвертый вход запускающего элемента И открыт единичным сигналом, с нулевого выхода триггера 2, сигнал с выхода запускающего элемента И перебрасывает триггер 2 в состояние, при котором на его выходе появляется единичный сигнал, поступающий на выходную шину 27 запроса и далее на управляющий вход ЗУ. Сигнал с инверсного выхода триггера занятости блокирует возможность поступления от запускающего элемента 15 И повторных сигналов в течение всего времени занятости ЗУ.

По истечении времени, равного длительности рабочего цикла ЗУ, оно вырабатывает сигнал ответа g, который поступает: на открытый сигналом Р; вход ответа i-ro процессора, на входную шину 23 ответа и далее, через элемент 4 ИЛИ вЂ” на нулевой вход триггера 2 занятости, переводя его в исходное состояние; на информационный вход управляющего элемента 13 И, открытого единичным сигналом с выхода элемента 8 ИЛИ, и далее — на счетный вход счетчика 3 циклов обмена.

В момент появления на адресных шинах нового адреса он поступает на входные шины 28, 29 и на входы адресного элемента 17

ИЛИ, Единичный сигнал с выхода элемента 17 ИЛИ через элемент 7 ИЛИ поступает на вход запускающего элемента 15 И.

В том случае, если к этому моменту запрос а; процессора не будет снят (на выходе элемента 8 ИЛИ присутствует единичный сигнал), количество завершенных циклов обмена меньше допустимого (на инверсном выходе счетчика 8 присутствует единичный сигнал), ЗУ свободно от выполнения цикла обмена (на инверсном плече триггера 2 есть единичный сигнал), сигнал с выхода элемента 15 И поступит на вход триггера 2, вызывая формирование нового сигнала запроса ЗУ.

В том случае, если сигнал запроса а; будет снят процессором ранее момента появления сигнала на выходе адресного элемента 17 ИЛИ, появление единичного сигнала на выходе элемента 15 И, а значит и следующего сигнала запроса ЗУ, блокируется нулевым сигналом с выхода элемента

8 ИЛИ. Проходя через выходные элементы

11, 12 И, выходной элемент 8 ИЛИ, «нулевой» сигнал с выхода выходного элемента

8 ИЛИ инвертируется инвертором 14 и через элемент 6 ИЛИ поступает на второй вход элемента 5 ИЛИ и далее на шины сброса счетчика 3 циклов обмена, сбрасывая его в «ноль», на управляющие входы входных элементов 9, 10 И, обеспечивая новый прием в блок 1 приоритета входных сигналов запросов .-,— А;.

В том случае, если сигнал а; не будет снят процессором после получения им сиг5 нала ответа g на последний из допустимого числа циклов обмена, появление «единичного» сигнала на выходе элемента 15 И блокируется нулевым сигналом переполне!

О

"0 )

3i)

60 ния с инверсного выхода счетчика 3 циклов обмена, тем самым устраняется возможность бесконечной блокировки неисправным процессором доступа к ЗУ остальных процессоров. Одновременно единичный сигнал с «прямого» выхода счетчика 3 через элемент 6 ИЛИ поступает на управляющие входы входных элементов 9, 10 И, обеспечивая новый прием в блок 1 приоритета входных сигналов запросов А — А - и начало нового цикла работы устройства.

Тем самым момент отключения процессора от общего блока памяти определяется моментом прекращения сигнала запроса, поступающего от процессора, а в случае неисправности последнего — моментом переполнения счетчика циклов обмена сигналами ответа, поступающими от ЗУ, что позволяет процессорам самим управлять длительностью доступа к общему ЗУ и обеспечивает им возможность неделимого выполнения операций, содержащих различное количество циклов обмена с ЗУ.

Применение предлагаемого устройства для управления обменом процессоров с общим блоком памяти данных с «неразрушающим» считыванием обеспечивает: а) возможность неделимого выполнения операций типа «опрос и установка флажка», размещаемого в общем ЗУ с максимальным привлечением для этого аппаратуры самих процессоров; б) сохранение того же количества линий связи (шин), что и в процессоре, работающем с ЗУ непосредственно, что исключительно важно при реализации их на БИС; в) возможность прямого доступа в общее

ЗУ наряду с процессорами также и для внешних устройств.

С использованием тех же отличительных признаков может быть построено самостоятельное приоритетное устройство. его целесообразно применять для управления на основе приоритетной схемы последовательным досту пом нескольких устройств— пользователей к различным разделяемым ресурсам в случаях, когда длительность пользования ресурсом определяется самим пользователем.

Приоритетное устройство имеет более широкую область применения, так как может быть использовано как в вычислительной, так и измерительной аппаратуре.

Формула изобретения

Устройство приоритетного обращения процессоров к общему блоку памяти дан682898

Составитель

Т. Бондаренко

Редактор P. Киселева

Техред Н. Строганова

Корректор Е. Осипова

Заказ 2366/11

Изд. ¹ 559 Тираж 780

Подписное

НПО «Понск»

Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 ных, содержащее блок формирования приоритета, входные элементы И, первый элемент ИЛИ, триггер занятости, причем первые входы блока формирования приоритета связаны с входными шинами запросов через входные элементы И, вторые входы блоka формирования приоритета подключены к входным шинам приоритетов, а выходы блока формирования приоритета соединены с выходными шинами управления коммута- 10 цией, нулевой вход триггера занятости соединен с выходом первого элемента ИЛИ, первый вход которого подключен к шине ответа, второй вход первого элемента ИЛИ соединен с шиной начального сброса, отл и- 15 ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет неделимого выполнения процессорами многократных циклов обмена с общим блоком памяти данных, в устройство введены выходные элементы И, выходной элемент ИЛИ, инвертор обратной связи, адресный элемент

ИЛИ, счетчик циклов обмена, элемент задержки, управляющий элемент И, запускающий элемент И, второй, третий и четвертый элементы ИЛИ, причем к выходам блока формирования приоритета подключены управляющие входы выходных элементов

И, информационные входы которых связаны с входными шинами запросов, а выходы выходных элементов И связаны со входами выходного элемента ИЛИ, выход которого подключен ко входу инвертора обратной связи, выход которого связан с первым входом второго элемента ИЛИ, ко второму вхо- 5 ду которого подключен прямой выход счетчика циклов обмена, выход второго элемента ИЛИ связан с управляющими входами входных элементов И и первым входом третьего элемента ИЛИ, вход сброса блока формирования приоритета подключен к шипе начального сброса и ко второму входу третьего элемента ИЛИ, выход которого соединен со входом установки в «О» счетчика циклов обмена, установочный вход которого связан с входной шиной количества циклов обмена процессоров, счетный вход счетчика циклов обмена соединен с выходом управляющего элемента И, управляющий вход которого связан с выходом выходного элемента ИЛИ, входом элемента задержки, первым входом запускающего элемента И, а информационный вход управляющего элемента И связан с шиной ответа, инверсный выход счетчика циклов обмена связан со вторым входом запускающего элемента И, к третьему входу которого подключен выход четвертого элемента ИЛИ, первый вход которого соединен с выходом элемента задержки, а второй вход соединен с выходом адресного элемента ИЛИ, входы которого подключены к входным шинам адреса, инверсный выход триггера занятости подключен к четвертому входу запускающего элемента И, выход которого подключен к единичному входу триггера занятости, единичный выход которого подключен к выходной шине запроса.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 458828, кл. G 06F 9/18, 22.03.73.

2. Авторское свидетельство СССР № 304580, кл. G 06F 9/18, 02.07.69 (прототип).