Устройство для сопряжения основной памяти цифровой вычислительной машины с каналами ввода-вывода

 

Союз Советских

О П И С А Н И Е (1)689438

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Социалистических

Реслублнк (61) Дополнительное к авт. свид-ву— (22) Заявлено 01.09.77 (21) 2521211/18-24 с присоединением заявки— (23) Приоритет— (43) Опубликовано 07.01.82. Бюллетень Vo 1 (45) Дата опубликования описания 07.01.82 (51) Ч.Кл 6 06 F 3 04 государственный комитет Рссй ло делам изобретений н открытий

153) УДК 681.325 (088.8) (72) Авторы изобретения

В. В. Климов и Ю. A. Коханов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ОСНОВНОЙ 1 В 1 Т Б

ПАМЯТИ ЦИЭРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ!

С КАНАЛАМИ ВВОДА-ВЫВОДА 1 йВ!д МИ й=.ГИ ;

Изобретение относится к области вычислительной техники и может быть использовано в устройствах управления основной памятью.

Известно устройство для сопряжения основной памяти с каналами ввода-вывода (1), содержащее буфер считанной из основной памяти информации, регистр считанной информации, выход которого подсоединен к шине информации.

Недостаток устройства — ограниченная скорость передачи данных.

Известно также устройство для сопряжения основной памяти с каналами вводавывода (2), содержащее последовательно соединенные входную информационную шпну, буферную память, выходную шину и матрицу адресов.

Недостаток устройства состоит в том, что оно имеет малое быстродсйствие, так как обмен осуществляется одиночными информациноными словами, либо требуется дополнительное обрамление к матрице адресов.

Наиболее близким к изобретению по 25 технической сущности и достигаемому результату является устройство для сопряжения основной памяти ЦВМ с каналами ввода-вывода (3), содержащее последовательно соединенные шину информации основной памяти, буферную память, регистр информации канала и шину информации каналов ввода-вывода, последовательно соединенные шину номера канала, дешифратор, регистр сопровождения каналов и шину сопровождений каналов ввода-вывода, причем шина номера канала соединена со вторым входом буферной памяти и с первым входом регистра занятости буферной памяти.

В известном устройстве по каждому запросу от каналов ввода-вывода запускается соответствующий блок основной памяти.

Считанное информационное слово записывается в буферную память, а прп незанятости выходной шины оно считывается из буферной памяти и передается по выходной шине в канал ввода-вывода. В режиме четырехкратного расслоения основной памяти обмен осуществляется одним информационFIL .M словом вместо четырех.

Информация в буферной памяти не накапливается. Таким образом, буферная память используется не эффективно, а обращение по каждому запросу канала вводавывода к основной памяти уменьшает скорость обмена информацией с каналами.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство для сопряжения основной па689438 мяти ЦВМ с каналами ввода-вывода, содержащее блок буферной памяти, выход которого соединен с первым входом регистра информации канала, дешифратор, выход которого соединен через регистр сопровождения канала с первым выходом устройства, и регистр занятости буферной памяти, причем первый вход блока буферной па.". яти является первым входом устройства, второй вход устройства соединен с первыми входами дсшифратора и регистра занятости буферной памяти и со вторым входом блока буферной памяти, а выход регистра информации канала является вторым выходом устройства, введены регистр управления, шифратор, триггер сопровождения, пять элементов И и три элемента ИЛИ.

Третий вход устройства соединен с первым входом регистра управления, со вторым

BxoJJoM регистра занятости буферной памяти и с третьим входом блока буферной памяти. Первый выход регистра управления соединен с первыми входами первого и второго элементов И, первый выход шифратора со вторым входом первого элемента И и с первым входом третьего элемен —.а

И. Второй выход регистра управления соединен со вторыми входами второго и третьего элементов И, второй выход шифратора — с третьими входами второго и третьего элементов И. Выходы первого, второго и третьего элементов И через первый элемент ИЛИ соединен с первым входом четвертого элемента И, второй, третий входы и выход которого соединены соответственно с третьим выходом регистра управления, с выходом триггера сопровождения и с третьим входом регистра занятости буферной памяти. Четвертый вход устройства соединен со входом шифратора, с четвертым входом регистра занятости буферной памяти и через второй элемент ИЛИ со входом триггера сопровождения. Разрядные выходы регистра занятости буферной памяти через третий элемент ИЛИ соединены с первым входом пятого элемента И, первый выход которого соединен со вторыми входами дешифратора и регистра информации канала. Второй вход пятого элемента И является пятым входом устройства, шестой вход устройства — вторым входом регистра управления, третий вход которого соединен со вторым выходом пятого элемента И.

Структурная схема устройства представлена на чертеже.

Устройство для сопряжения основной памяти ЦВМ с каналами ввода-вывода содержит блок 1 буферной памяти, регистр информации канала 2, дешифратор 3, регистр сопровождения каналов 4, регистр управления 5, шифратор 6, элементы И 7—

9, элемент ИЛИ 10, элемент И 11, элемент

ИЛИ 12, триггер сопровождения 13, регистр занятости буферной памяти 14, элемент ИЛИ 15, элемент И 16.

На чертеже обо"íà÷åíû вход 17, в::::.од

18, входы 19, 20, выход 21 и входы 22 — 24.

Устройство работает следу.ощим с5разом.

В 1ок буферной IIBM$iTH 1 подключенного канала ввода-вывода содержит четыре ячейки, которые представляют собой буферную группу соответствующего канала.

Адрес буферной группы в блоке 1 определяется кодом номера канала, поступающим на вход 20. Адрес ячейки в буферной

15 группе определяется младшими разрядами адреса основной памяти, поступающими на вход 19. В режиме четырехкратного расслоения основной памяти эти разряды адреса определяют номер логического блока основной памяти. Для каждой ячейки блока 1 устройство содержит триггеры занятости, которые подтверждают наличие информации в соответствующих ячейках бло«а 1. Триггеры для всех ячеек блока 1 вы25 несены в отдельный регистр занятости 14.

Триггеры занятости адресуются аналогично ячейкам блока 1.

В режиме чтения информации из основной памяти со стороны каналов поступает код номера канала на вход 20 устройства, младшие разряды адреса на вход 19 и сигнал режима чтения — на вход 24. Код номера канала поступает на регистр занятости буфера 14 и выбирает из него триггеЗ5 ры занятости буферной группы для этого канала ввода-вывода. В исходном состоянии все четыре триггера занятости сброшены. Состояние этих триггеров элемент ИЛИ

15 передает на элемент И 16. На этот же

4о элемент поступает сигнал режима чтения со входа 24. Этот сигнал опрашивает на элементе И 16 состояние ячеек буферной группы этого канала ввода-вывода. Так как в ячейках буферной группы информации нет, то формируется обращение к основной памяти за чтением требуемой информации.

При этом по сигналу обращения к основной памяти с выхода элемента И 16 в регистр управления 5 принимаются младшие раз50 ряды адреса со входа 19 и сигнал блокировки накопления. В режиме чтения при четырехкратном расслоении всегда запускаются четыре блока основной памяти. Через время, равное времени выборки, после55 довательно от каждого блока основной памяти по входу 23 поступают сигналы сопровождения. Информация последовательно поступает на вход блока буферной памяти

1 по входу 17. Одновременно с записью информации в блок 1 в единичное состояние устанавливаются триггеры занятости соответствующих ячеек. Адрес устанавливаемо-. го триггера занятости определяется кодом номера канала, для которого осуществляет55 ся накопление информации, и сигналом

689438

Та блица

Код шифратора

01!

11 1 сопровождения, определя1ощимп адрес ячейки в буферной гру.ппе. Установка триггеров занятости осуществляется по сигналу элемента И 11. Каналы ввода-вывода в режиме чтения, как правило, обмениваются большими массивами информации, которая располагается в основной памяти в смежных ячейках по последовательно возрастающим адресам. При каждом последующем обращении от капала вводавывода поступает адрес ячейки основной памяти, увеличенный на единицу, начиная с младшего разряда. Поэтому в блоке 1 накапливается информация, которую канал ввода-вывода прочтет при следующих обращениях. Не устанавливается триггер занятости для ячейки, в которую принимается затребованное информационное слово, так как оно сразу же передается в канал пз блока 1 через регистр информации канала

2 на выход 18. Например, канал ввода-вывода начинает чтение информации с адреса, в младших разрядах которого находится код 10. В этом случае во время поступления считанной информации триггеры занятости буферной группы с адресами 00, 01, 10 не устанавливаются. Накопление осуществляется лишь в ячейке с адресом 11. Управление записью в блок 1 осуществляется элементами И 7, 8, 9, ИЛИ 10 и И 11. На входы элементов И 7 — 9 поступают закод рованные сигналы сопровождения с шифратора б и младшие адреса с регистра управления 5, определяющие адрес затребованного информационного слова. На элементах И 7, 8, 9 осуществляется сравнение поступающих закодированных разрядов сопровождения с младшими разрядами адреса регистра управления 5. Если код на шифраторе б больше кода разрядов адреса в регистре управления 5, то на выходе эле. мента ИЛИ 10 появится сигнал, разрешающий запись в блок 1.

Сигнал на выходе элемента ИЛИ 10 в зависимости от -ода шифратора 6 и кода в младших разрядах адреса, установленного в регистре управления 5, приведен в таблице управления записью.

Кол адреса 10 11

) Установка триггеров занятости ос:ществляется при наличии обобщен:ого сигнала сопровождения, который поступает на вход элемента И 11 с триггера сопровождения 13. В случае обмена управляющей информацией в регистре управления 5 по

% входу 22 фиксируется сигнал блокировки накопления. Этот сигнал непосредственно с регистра управления 5 блокирует установку триггеров занятости на элементе И 11.

Таким образом, при чтении из основной памяти затребованного каналом ввода-вывода информационного слова параллельно с ним принимается информация, которая предварительно накапливается в блоке буферной памяти 1. При следующих обращениях этого канала ввода-вывода чтение ин. формации осуществляется из блока 1. Код канала, поступающий по входу 20, выби. рает четыре триггера занятости нз регистра занятости буферной памяти 14. Так как в блоке 1 была накоплена информация для этого канала, то не все триггеры занятости находятся в состоянии «О». При этом сигнал занятости на выходе элемента ИЛИ 15 поступает на вход элемента И 16. Сигнал режима чтения опрашивает состояние триггеров занятости. При наличии одного из триггеров в единичном состоянии на выходе элемента И 16 возникает сигнал, под управлением которого осуществляется прием требуемого информационного слова из блока 1 на регистр информации канала 2, с выхода которого информация передается в канал ввода-вывода. Номер канала, в который передается информационное слово, определяется регистром сопровождения канала 4. Это сопровождение формируется нз кода номера канала, который дешифруется на дешифраторе 3, и с выхода регистра сопровождения 4 по выходу 21 передается в соответствующий канал ввода-вывода. Адрес ячейки блока 1, из которой считывается информационное слово, определяется кодом номера канала со входа 20 и младшими разрядами адреса со входа 19. Одновременно со считыванием сбрасывается триггер занятости, определенный этим адресом.

Считывание из блока 1 по обращениям этого канала продолжается до тех пор, по. ка канал не прочтет все накопленные слова. После каждого чтения сбрасывается соответствующий триггер занятости. Например, при накоплении трех информационных слов последовательные три обращения от канала прочитают и сбросят все триггеры занятости. При поступлении четвертого обращения чтение осуществляется из основной памяти с накоплением следующего массива информации в блоке 1.

Таким образом, предварительное накопление информации в блоке буферной памяти у.меньшает число обращений к основной и".ìÿTè (за один цикл основной памяти выбирается четыре слова, а не одно). Это позволяет сократить число конфликтов при обращениях к основной памяти между разными каналами ввода-вывода. Увеличивается скорость обмена информацией с каналами íà 75%, так как из четырех обращений канала за информацией по трем осуществ689438

Формула изобретения

Составитель Ф. Шигиахметов

Текред И. Заболотнова Корректор И. Осиновская

Редактор Т. Кузнецова

Заказ 19/27 Изд. № 107 Тираж 731 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 5Ê-35, Раушская наб., д. 4/5

Тип. Харьк. фил. пред. Патенть ляется чтение из быстродействующей буферной памяти. В устройстве достигается простой анализ определения информации в буферной памяти по обращенному сигналу триггеров занятости, что позволяет также увеличить надежность устройства.

Устройство для сопряжения основной памяти цифровой вычислительной машины с каналами ввода-вывода, содержащее блок буферной памяти, выход которого соединен с первым входом регистра информации канала, дешифратор, выход которого соединен через регистр сопровождения канала с первым выходом устройства, и регистр занятости буферной памяти, причем первый вход блока буферной памяти является первым входом устройства, второй вход устройства соединен с первыми входами дсшифратора и регистра занятости буферной памяти и со вторым входом блока буферной памяти, а выход регистра информации канала является вторым выходом устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит регистр управления, шифратор, триггер сопровождения, пять элементов И, три элемента ИЛИ, причем третий вход устройства соединен с первым входом регистра управления, со вторым входом регистра занятости буферной памяти и с третьим входом блока буферной памяти, первый выход регистра управления соединен с первыми входами первого и второго элементов И, первый выход шифратора соединен со вторым входом первого элемента И и с первым входом третьего элемента И, второй выход. регистра управления соединен со вторыми входами второго и третьего элементов И, второй выход шифратора соединен с третьими входами второго и третьего элементов

И, выходы первого, второго и третьего элементов И через первый элемент ИЛИ соединены с первым входом,етвертого элемента И, второй, третий входы и выход которого соединены соответственно с третьим выходом регистра управления, с выходом триггера сопрово:кдсния и с третьим входом регистра занятости буферной памяти, четвертый вход устройства соединен со входом шифратора, с четвертым входом регистра занятости буферной памяти и через второй элемент ИЛИ со входом триггера сопровождения, разрядные выходы регистра занятости буферной памяти через третий элемент ИЛИ соединены с первым входом пятого элемента И, первый выход которого соединен со вторыми входами дешифратора и регистра информации канала, второй вход пятого элемента И является пятым входом устройства, шестой вход устройства — вторым входом регистра управления, третий вход которого соединен со вторым выходом пятого элемента И.

Источники информации, принятые во внимание при экспертизе:

1. Г. Катцан. Вычислительные машины системы 370. М,, «Мир», 1974, с. 264 — 265.

35 2. Патент США, Мв 3588829, кл. 340-172.5, 1969.

3. Патент США, М 3699530, кл. 340172.5, 1969 (прототип).