Вычислительная система

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТВЛЬСТВУ

Союз Советских

Социалистических

Республик (и> 6924ОО (61) Дополнительное к авт. сеид-ву (22) Заявлено 20. 05. 77 (21) 2478801/18-24 51) М. Кл. с присоединением заявки ¹

G 06 F 15/16

Государственный комитет

СССР по делам и обретений и открытий (23) Приоритет

Опубликовано 070880.:,Бюллетень ¹ 29 (53} УДК 681. 323 (088. 8) Дата опубликования описания 070880 (72) Авторы изобретения

В. С. Бурцев, В. И. Рыжбв, И. К. Хайлов, Б. А. Бабаян, Ю. X. Сахин, Ю. В. Никитин, В. Н. Лаут, В. Я. Горштейн, Л. Н. Назаров, Е. В. Ялунин, A. И. Жеренов, и B.M.Ïåíòêîâñêèé (71) Заявитель

:.:.(54) ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА

В этой вычислительной системе широко используется разграничение команд обращений к памяти и команд выполнения арифметических операций; арифметическое устройство способно параллельно выполнять несколько от)еИзобретение относится к вычислительной технике и может быть исполь эовано, например, для обработки данных физических экспериментов, для ре- 5 шения задач автоматизированного управления в реальном масштабе времени и для научных расчетов, требующих высокой производительности и большого объема памяти.

Известны высокопроизводительные вы числительные системы, содержащие один или два центральных процессора, периферийные процессоры и основное заломинающее устройство (ОЗУ). Каждый не- 15 зависимо работающий периферийный процессор может одновременно обслуживать ряд каналов, связанных с внешними .устройствами (накопителями на магнитных дисках, магнитных лентах, устройства- 0 ми визуального отображения, алфавитно-цифровыми печатающими устройствами и др.). Один иэ периферийных процессоров выделен для организации переключения с одной задачи на другую, 25 приема заказов на внешние обмены, т.е. для выполнения функций диспетчера.операционных систем. Все перечисленные процессоры физически имеют одно уст.ройство управления, которое обслужи- $0 вает один процессор за другим кольцевым методом (1) .

Центральный процессор содержит многофункциональное арифметическое устройство, в котором каждый блок независимо выполняет определенное арифметическое или логическое действие. В арифметическое устройство входят два блока умножения, блоки сложения чисел с плавающей запятой, сложения чисел с фиксированной запятой, сдвига, деления, логических операций, преобразования чисел в дополнительный код, блок выработки условий перехода. Эти блокиарифметического устройства непосредственно связаны с внутренними регистрами, предназначенными для хранения операндов и результатов вычислений.

В состав центрального процессора входят блок памяти команд, регистры номера команды, общей базы, длины поля программы, условия выполнения программ.

692400 раций, которые не связаны между собой; т.е. в процессоре используется магистральная (или "поточная") обработка данных. Все это позволяет достигйуть в системе большой.прбизводительности.

ICpoMh того,.широко используется принцип базирования, который не позвф яет в полной мере применить метод повторной входимости программы, т.е. исключается возможность одновременного выполнения помещенной в память программы несколькими процессорами

"с различными данными. Поэтому, например, при трансляции программ двух или более пользователей программатранслятор должна быть помещена н 15 каждую область памяти, выделенную определенному пользователю.

Отсутствие аппаратной реализации - "ряда конструкций алгоритмических языков не позволяет обеспечить их зффек-. 2Q тинную трансляцию и высокое качество оттранслиронанных программ..

Изнестны также многопроцессорные нычислйтельные системы с модульной органйзацией. Они более надежны, кро- >5 ме то»го, в них несколько процессоров могут работать на общую память. Это дает возможность строить системы различной производительности с оптималь нйм сooтнoшeниeм мощности процессоров, емкости ОЗУ и внешней памяти.

В системе СДС 7700 находит отражение мбдульная организация. Однако в этой системе содержатся лишь два цен тральных процессора, которые -могут функционировать одновременно, или второй процессор может использоваться в ка - естве резервного. Система включает"также дна процессора ввода-вывода и до двадцати периферийных процессоров. В системе отсутствует возмож- 40 ность "наращивания производительности, она. не позволяет удовлетворять растущие требования к таким характеристикам,."как экономичность, адаптивность.

Мультипроцессорный вариант вычислительной системы 370, реализованный с Помощью операционной системы OS/ J52 .

P le se 2, включает два центральных

=""*йфоцессора; "основное запбминающее устройство, внешние запоминающие устройства, устройства ввода-вывода, каналы передачи входных и выходных данных, которые обеспечивают перемещение дан-. ных между основными запоминающими устройствами и внешними устройствами независимо от центрального процессора fZj.

Ограниченная рамками совместимости система 370 сохранила наббр команд системы 360 и, следовательно, ас семблерное программирование. В ней що

" "Реалиэбйайа вйртуальная память, мно.гопроцессорность, блок — мультиплек сорйый канал. Однако виртуальная память составляет всего 2 слов. Этот

" .Ф4йбстаток является следствием того, t

ЯЙ ю что в аппаратуре системы 360 исполь зуется 24-разрядный адрес байта.

Каждый центральный процессор содержит буферный блок памяти кэшевого типа. Проблема общих данных в системе решается путем ныполнения операции записи одновременно в буферные : блоки памяти обоих процессорон.

Подобное решение снижает эффективность использования буферной памяти.

Наиболее близкой по технической сущности к данному изобретению явля-, ется система 4Hpma Burroughs (3) . Эта вычислительная система содержит центральные процессоры, каждый из которых соединен двусторонними управляющими и контрольными связями с другими центральными процессорами, процессоры ввода-вывода данных, соединенные двусторонними управляющими связями с каждым центральным процессором, адресные, информационные и управляющие шины каждого центрального процессора и каждого процессора ввода-вывода данных через коммутатор соединены соответственно с адресными информационными и управляющими входами и выходами основного запоминающего устройства, процессоры передачи данных, соединенные двусторонними связями с процессорами ввода-вйвода данных и подключенные входами и выходами к соответствующим выходам и входам системы, каждый процессор ввода-вывода данных через блоки управления внешними устройствами и блоки управления внешними запоминающими устройстнами соединен с соответствующими внешними устройствами и внешними запоминающими устройствами, пульт управления, соединенный двусторонними связями с процессорами ввода-вывода данных, выход пультра управления подключен к управляющим входам центральных процессоров, процессоров передачи данных и процессоров ввода-вывода данных, причем каждый из центральных процессоров включает устройство сопряжения, входы и выходы которого подключены. соответственно к упомянутым входам и выходам центрального прбцессора, блок буферной памяти команд, блок анализа прерываний, которые соединены двусторонними связями с устройством сопряжения и устройст.вом управления, блок базовых.регистров, соединенный двусторонними связями с устройством управления и блокбм формирования процедур, выход которого подключен к входу блока буферной памяти команд, выход которого соединен с входом блока базовых реГистров,выход которого подключен к перному входу устройства формирования команд, управляющий вход устройства формирования команд подключен к соответствующему выходу устройства управления, блоки индексации, вызова значений, обработки строк, арифмети692400 ческо-логическое устройство, информационные выходы которых и информационный выход блока .формирования процедур соединены с первыми информационными входами буферного стека операндов и ассоциативного запоминающего устройст-$

I / ва, вторые информационные входы которых соединены с информационным выходом устройства сопряжения, выход буферного стека операндов подключен к первым входам блоков формирования про-fQ цедур, индексации, вызова значений, обработки строк, арифметическо-логического устройства и к третьему информационному входу ассоциативного запоминающего устройства, выход которого соединен с третьим информационным входом буферного стека операндов и вторыми входами блока индексации и арифметическо-логического устройства, каждый процессор ввода-вывода данных включает устройство управления вводом-выводом, соединенное двусторонними связями с устройством сопряжения с процессором передачи данных и с группами каналов средней производительности и высокой произво- 25 дительности, которые информационными, адресными и управляющими шинами через устройство сопряжения с основным запоминающим устройством соединены с информационными, адресными и уп- 30 равляющими входами и выходами процессора ввода-вывода данных, входы и выходы устройства управления вводом-выводом, устройства сопряжения с процессором передачи данных и упомяну- 3 тых каналов соединены с соответствую- . щими входами и выходами процессора ввода-вывода данных.

В такой системе только два регистра, являющиеся верхними ячейками буферного стека операндов, связаны с арифметичеако-логическим устройством.

Это решение не позволяет реализовать параллельную обработку нескольких команд в арифметическо-логическом устройстве, т.е. реализовать поточную обработку данных.

В системе используется адресация по физическим адресам с применением специальных признаков, которые указывают местонахождение затреборанной информации (в основном запоминающем. устройстве или вр внешней памяти).

Когда в системе осуществляется динамическое перераспределение объемов памяти, то требуется выполнить операции сканирования для нахождения ссылок на адреса. данных, которые пересылаются из бсновного запоминающего устройства на внешние запоминающиеустройства. Выполнение этих операций 60 связано с непроизводительными затратами машинного времени.

В том случае, когда Отдельиые части сложной программы пишутся на раз ных алгоритмическйх языках, например 65 на Алголе и Фортране, и часть на Фортране является подпрограммой любого необходимого уровня основной программы на Алголе, в известной системе при работе с массивами требуется как минимум два обращения в память для считывания слов. При первом обращении считывается описатель и индексируется для формирования адреса. При втором обращении считывается нужное слово. Это снижает эффективность использования оборудования центрального процессора.

Недостатком системы является также отсутствие возможности сопряжения каналов высокой производительнос=и между собой. Поэтому, например, сопряжение двух или более вычислительных систем для увеличения вычислительных мощностей возможно только при использовании телефонных или телеграфных линий связи, подключаемых к процессорам передачи данных. Отсутствие указанной возможности не позволяет проводить тестовую проверку каналов в отсутствии внешних устройств, а также производить передачу данных из одной области основного запоминающего устройства в другую (корирование массивов) беэ использования центрального процессора.

В такой системе машинные слова сопровождаются признаком, запоминающим три разряда. Этот признак содержит информацию для операционной систе.мы для идентификации дескрипторов управляющих слов, обеспечения защиты памяти и описания числовых данных с удвоенной или обычной точностью. В системе сделаны первые шаги по аппаратурной реализации языка, который приближался Сы к алгоритмическим средствам программирования. Однако, для сложения целых и вещественных чисел, для операций с удвоенной точностью используются разные алгоритмы. При этом требуется следить за тем, чтобы не перепутать типы и форматы чисел.

Поэтому усложняется процесс создания и отладки программ, так как, наприме программист может сделать ошибку в определении типов и форматов данных.

Целью изобретения является повыцк ние эффективности работЫ и обеспечение возможности наращивания вычислительных мощностей.

Поставленная цель достигается тем, что в состав каждого центрального процессора введены устройство преобразования математических адресов в физические и устройство распределения адресов стека, соединенное двусторонними связями с устройством управления и подключенное выходом к второму входу устройства формйрования команд, первый выход которого соединен с вторыми входами блоков формирования процедур, вызова значений, обработки строк и

692400 с третьим входом блока индексации, второй выход — с третьим входом арифиетическо-логического устройства, третий выход подключен к адресным входам ассоциативного эайоминающего устройства и устройства преобразования математических адресов в физические, математические адресные входы которых соеди нены с математическими адресными выходами блоков формирования процедур, индексации, вызова значений, обработи строк, адресные выходы которых и адресный выход арифметическо-логичес кого устройства подключены к адресным " входам устройства управления, устройства распределения адресов стека и буферного стека операндов, вход 15 . которого соединен с третьим выходом устройства формирования команд, выход арифметическо-логического устройства подключен к третьму входу устройства формирования команд, устрой- Щ ство преобразования математических адресов в физические соединено двусторонними связями с ассоциативным запоминающим устройством .и выходом— с соответствующим входом устройства сопряжения, выход блока анализа прерываний подключен к третьму входу блока формирования процедур, управляющий выход которого соединен с соответствующим входом устройства сопряжения, а в каждый процессор ввода-вывода данных введены по числу каналов высокой производительности блоки эа" дания направления и вида обмена, каждый из которых соединен двусторонними связями с соответствующим каналом вы. сокой производительности и с соответствующим блоком задания направления и вида обмена, шина связи одного из каналов высокой производительности соединена с выходом системы, второй управ- 4Р ляющий вход устройства управления вводом-выводом соединен с управляющим: входом процессора ввода-вывода и входом подачи внешних сигналов прерываиия системы.

Это позволяет реализовать поточную обработку команд в каждом центральном процессоре и решить проблему защиты — между пользователями с помощью введения в систему математической памяти, когда для каждой задачи выделяется ад ресное пространство слов, которое расходуется во время прогона задачи. Разобщейность между различными математи.ческими памятями, выданными для пользователей, обеспечивая надежную защиту55 между задачами, создает определенные трудйойтй- в ripoff рамйирсаания операционной системы.

Поэтому для обеспечения большей общности адресации информации;находя- щ щейся в разных математических памятях, "привилегйрованным процедурам ,:операциойной сйстемй разреша Яья Ра- ботать по физическим адресам. Для не которых процедур операционной системы, 5,например для процедур управления па мятью, пользование физическими адресами довольно естественно, так как списки памяти основываются на физических адресах.

Когда в системе используются физические адреса, указывающие на сегмен.ты пользователей или операционной системы,,то при необходимости перемещения этих сегментов операционная система выявляет соответствующие физические адреса, которые находятся в иэве:тных ей местах в ограниченном объеме, и производят необходимую коррекцию их.

Данные, которые содержат физические адреса и помещаются в сегменты, доступные пользователю (например в стек), снабжаются признаком неразрушаемой в обычном режиме информации.

При попытке записи в эти ячейки в режиме пользователя формируется сигнал прерывания, запускается процедура операционной системы, а информация остается неизменной. В самой процедуре не указываются математические адреса, а лишь индексные значения в массивах. Первый массив, который индексируется, это массив базовых регистров.

В такой индексации с соответствующего базового регистра выбирается словоописатель (дескриптор), определяющий некоторую область данных, как правило, с конкретным запуском какой-либо процедуры. После индексации этого дескриптора получается математический адрес данных в памяти. При каждой индексации аппаратными средствами проверяется выход индексного значения эа пределы описываемого массива.

Выделение под каждый очередной за- прос новой области математической па-. мяти не допускает переиспользование математических адресов. Такой метод прост и обеспечивает надежную защиту,. так как исключает ситуацию, когда после уничтожения какого-либо массива его память назначается другому сег- менту и в результате ошибочного использования "зависших" адресов в старой процедуре может произойти доступк новому сегменту.

Каждое машинное слово в системе сопровождается разрядами признака, которые позволяют указывать его тип и формат и автоматически определять алгоритм операции. При таком подходе программист не сможет перепутать типы.

Кроме этого, обеспечивается возможность сопряжения вычислительных систем с помощью каналов высокой производительности, что позволяет производить распараллеливание алгоритмов решаемых задач не только на уровне центральных процессоров, а и на уровне вычислительных систем и осуществлять тестовые проверки каналов без подключения внешних устройств, либо

692400

10 при логически отключенных внешних устройствах.

На фиг. 1 представлена блок-схема вычислительной системы; на фиг. 2 показан пример реализации арифметическо-логического устройства.

В состав вычислительной системы входят центральные процессоры 1, 2 (ЦП), процессоры 3,4 ввода-вывода данных (ПВВ), коммутатор 5, основное за поминающее устройство 6 (ОЗУ), пульт 7 управления, внешние устройства 8 (ВУ), (внешние запоминающие устройства 9 (ВЗУ),блоки 10 управления внешними устройствами, блоки 11 управления внешними запоминающими устройствами, процессоры 12, 13 передачи данных (ППД), входы и выходы 14 устройства, шина 15 связи (выход) системы, вход

16 подачи внешних сигналов прерывания системы.

Каждый центральный процессор включает устройство 17 сопряжения, блок

18 формирования процедур, блок 19 индексации, блок 20 вызова значений, блок 21 обработки строк, арифметическо-логическое устройство 22, блок 23 базовых регистров, устройство 24 формирования команд, устройство 25 управления, устройство 26 распределения адресов стека, буферный стек 27 операндов, ассоциативное запоминающее устройство 28, устройство 29 преобразования математических адресов в физические, блок 30 буферной памятй команд, блок 31 анализа прерываний.

В состав процессора ввода-вывода данных входят устройство 32 управления вводом-выводом, устройство 33 сопряжения с процессором передачи данных, группа каналов 34 средней производительности, включающая блок 35 связи с управлением, блок 36 связи с памятью, буферное запоминающее устройство 37, блок 38 управления, блоКи 39, 40 сопряжения с управлением внешними устройствами, группа каналов 41 высокой производительности, включающая блок 42 связи с управлением, блок 43 связи с памятью, каналы 44-47, блоки

48-51, .задания направления и вида обмена, блок 52 приоритетного выбора; устройство 53 сопряжения с основным запоминающим устройством.

В состав арифметическо-логического устройства (фиг. 2) входят блоки умножения 54, сложения 55, деления 56, преобразования кодов 57 и выполнения логических операций 58.

В состав вычислительной системы могут входить до десяти центральных процессоров, до четырех процессоров ввода-вывода данных, каждый иэ которых подключается к основному запоминающему устройству, включающему, например, до 32 модулей памяти.

Через ПВВ к системе подключаются внешние устройства, вйешние запоми- нающие устройства и линии связи. Работа с линиями связи осуществляется через ППД, который имеет свою систему команд и внутреннюю память.

Все компоненты системы динамически распределяются операционной системой для обслуживания очередных задач. Все центральные процессоры равноправны и работают в мультипроцессорном режиме.

Отличительной особенностью системы команд и внутренней структуры системы является приспособленность их для программирования на языках высокого уровня, что позволяет достигнуть значительного упрощения системы математического обеспечения и осуществлять эффективную компиляцию программ в машинный код.

Универсальный стековый механизм, выполнение команды в зависимости от типа и формата данных, рекурсивное ис2Q пользование процедур, работа нескольких пользователей с общими данными, практически неограниченный объем математической памяти, представляемый в распоряжение пользователей, динамическое распределение и защита памяти, разветвленная:система прерываний значительно облегчают программирование.

Высокое быстродействие системы достигается максимальным распараллеливанием обработки команд, перенесением задачи распределения регистров ЦП с этапа компиляции программы на этап ее выполения, где эта. задача решается динамически наиболее эффективным образом, выполнением обработки данных в простых случаях без дополнительных издержек, связанных с анализом тина и формата даннйх, широким применением сверхоперативных ассоциативных запоминающих устройств (АЗУ).

40 Для достижения параллелизма в обработке команд используется органиэация работы по принципу поточной линии, когда в процессе обработки на разных стадиях выполнения одновремен4 но находятся несколько команд, а также имеются специализированныЕ блоки сложения, умножения,.деления, индексации, формирования процедур, работающие параллельно и независимо один от другого.

АЗУ содержит наиболее активные об-, ласти адресации ЦП, оно позволяет приблизить темп обработки команд к такту

ЦП и снижает поток заявок по обращению

ЦП к ОЗУ, что особенно важно для многопроцессорной системы. В АЗу храйят" ся наиболее часто употребляемые операнды, не содержащиеся в буферном стеке операндов

Структура центрального процессора

Щ спроектирована таким образом, чтобы обеспечить выс<жую степень параллелизма при выполнении независимых последовательностей команд. Например, после- довательности команд, соответствующие

65 о ерандам х = a+ Ьи у = с+4, могут

692400

12 выполняться независимо, несмотря на то, что операнды а, с и Ь, d должны бьщи бы испольэовать одни и те же ячейки буферного стека 27 операндов. Это остигается благодаря тому, что при выполнении команд считывания для этих ,операндов будут назначены разные ячейки. При этом принимаются меры для сохранения стековой дисциплины. Номера ячеек стека 27, которые назначаются под результат каждой операции, являются универсальным средством идентификации операндов в процессоре.

Каждый операнд при передаче его по информационным шинам процессора со провождается приписанным ему номером стековой ячейки. По этим номерам, 5 содержащимся в командах, блоки 18-21 опознают предназначенные для них операнды и принимают их на входные ре гистры для выполнения операции. Такой подход к передаче и приему операн-20 дов связан с тем, что операнды могут появляться на информационных шинах в произвольном порядке относительно последовательности дешифрации команд и

-заранее неизвестно, для какой опера - р5 ции предназначена считываемая из ОЗУ или полученная в результате предыдущей операции информация. При отсутствии конфликтных ситуаций каждый такт на обработку выдается новая команда.

Когда на каком-либо уровне поточной линии возникает конфликтная ситуация, не позволяющая продвинуться на очередной шаг, то на всех предыдущих

Уровнях, содержащих команды, вырабатываются сигналы блокировки, сохраняю"щие "содержщюе этих уровней до разрешения конфликтной ситуации.

Блок 30 буферной памяти команд предназначен для создания необходимого4О запаса командных слов, обеспечивающего непрерывную дешифрацию команд, а также для организации небольших циклов. Для управления выборкой команд в ием имеется два счетчика, один из 4$ которых служит для выборки очередной команды на дешифрацию, а второй — для формирования запроса за очередным командным словом. Запрос в ОЗУ за командным словом формируется, когда за- $0 пас слов в буфере становится меньше

" необходимого минимума. В блоке предусмотрены два регистра для приема командных слов в направлении вс твления. Обращение в ОЗУ за этими словами йроисходит до того, как будет оп-. -ределено условие ветвления. Для организации циклов внутри блока на специальных регистрах запоминаются номера команд начала и конца цикла, что позволяет при работе в цикле перехо- бО дить с конца на его начало.

В блоке 30 осуществляется предварительная дешифрация командных слов и Формирование дополнительной информации (констант). б5

Установка счетчика команд блока 30 вначале осуществляется по сигналам, -поступающим с йульта 7. Вызов командных слов иэ ОЗУ разрешается по управляющим сигналам (сигналам прерывания), поступающим от ПВВ 3, 4, или по сигналу с пульта 7. В дальнейшем, установка счетчика команд и связанных с ним регистров программной базы и программного индекса производится блоком 18 формирования процедур при выполнении команд динамических переходов, процедур и прерываний.

С помощью устройства 25 управления, устройства 26 распределения адресов стека и устройства 24 формирования команд осуществляется преобразование безадресных команд во внутренний трехадресный формат. При этом в качестве адресов используются номера, ячеек буферного стека 27 операндов, которые свободны в данный момент.

В устройстве 26 хранятся номера ячеек буферного стека 27 операндов, упорядоченные по стековому принципу, и номера неиспользованных ячеек, образующих ресурс свободных ячеек. В устройстве 26 сохраняется информация о порядке дешифрации всех выполняемых в процессоре команд. Сформированные в устройстве 24 команды выдаются на исполнение в соответствующие блоки и одновременно выполняется обращение в стек 27 за исходными операндами.

При распределении команд по исполнительным блркам осуществляется проверка занятости этих блоков и хранение команд до их освобождения.

Устройство 25 управления совместно с блоком 31 анализа прерываний обеспечивается восстановление состояния ЦП при прерываниях и отменах условной ветви выполнения программы.

Устройство 25 дает возможность организовать автоматический режим выполнения по одной команде (без совмещения с выполнением других), останов после выполнения каждой команды, останов перед выполнением команды с заданным индексом. . Каждая команда, передаваемая на выполнение, содержит код операции ад-. реса первого, второго операндов и результата (адреса стека 27), константу ° В зависимости от сложности команды те или иные адреса в команде могут отсутствовать.

Выдача команды В заданный исполнительный блок производится при условии его свободности по общим для группы блоков шинам. Исполнительные блоки разбиты на две группы, в одну из которых входят блоки арифметическо-логического устройства, в другую — блоки 18-21. В соответствии с этим команды с устройства 24 выдаются по двум шинам. Все свободные в данный момент исполнительные блоки 81-21 или блоки устройства 22 принимают команду, но

13

14 запускается для работы лишь тот блок, которому адресована данная команда, а остальные блоки продолжают оставаться ,свободными и воспринимают последующие .команды.

Для адресования информации по АЗУ

28 используется дополнительный пятиразрядный адрес, так как возможны случаи одновременного занесения информации в буферный стек 27 и АЗУ 28.

Устройства 24, 25, 26 реализуются с помощью основных компонентов: регистра операции дешифрированной команды, адресного стека выполнения, адресного стека свободных ячеек, очереди выполнения команд, узла формирования адресов исполнительных команд, буфера исполнительных команд, узлов формирования временной диаграммы, управляющих сигналов блокировок выполнения команд, анализа готовности команд в вершине очереди регистра one- 20 раций о ереди выполнения.

Вершина стека процесса, остальная часть которого расположена в ОЗУ, размещается в ячейках буферного стека 27 операндов и предназначена для 25 хранения промежуточных результатов при вычислении выражений. Буферный стек 27 операндов реализуется с при менением интегральной памяти, коммутатора и дешифратора адресов, группы триггеров готовности информации, приоритетного узла, узла распаковки слов.

Имеется один канал считывания и.один канал записи. Записываемая в стек

27 информация заносится в выходной ре-35 гистр стека. Такое решение применено для ускорения процесса передачи

Операндов в исполнительные блОки, а такие для передачи на выходную шину стека 27 информации, считанной иэ ОЗУ, которая не должна быть помещена в 4О буферный стек 27. В данном случае исполнительные блоки настроены на прием информации по индивидуальным адресам.

Обращения в буферный стек 27 поступают от исполнительных блоков 18-21, устройств 17, 22 и АЗУ 28 на коммутатор адресов, который управляется приоритетным узлом.

Через коммутатор операндов поступает слово, подлежащее записи в бу- 5О ферный стек 27. Приоритетный узел формирует сигнал выборки на основании имеющихся запросов. При переполнении буферного стека 27 часть его содержимого переписывается в ОЗУ если в нем не хватает операндов для выполнения операции, осуществляется подкачка на ОЗУ.

Базовые регистры блока 23 определяют адресный контекст работающей процедуры. Они содержат определенные сло-40 ва (дескрипторы) тех областей математической или физической. памяти, к которым возможно в настоящий момент адресование. С помощью базовых регистров осуществляется преобразованиЕ 5 адресной пары в абсолютный адрес. Адресная пара (n, 1), содержащаяся в командах вызова значений и загрузки адреса после извлечения команды из блока 30 буферной памяти команд, поступает на базовйе регистры блока 23.

По номеру и считывается содержимое соответствующего регистра, после чего поле адреса дескриптора складывается с величиной 1. Полученный адрес поступает в устройство 24 формирования команд. Одновременно проверяется, не превышает ли величина 1 размера описываемой дескриптором области.

Ассоциативное запоминающее устройство содержит ассоциативные ячейки и предназначено для хранения и быстрой выборки наиболее часто используемых данных. Для считывания информации из памяти математический адрес (MA) подается на вход ассоциативной части, где он одновременно сравнивается с содержимым всех ассоциативных регистров. Если сравнение происходит, то считанное слово спустя такт появляется на выходной шине АЗУ, а затем поступает в буферный стек, на входные регистры блока 19 и блоков устройства 22. Если требуемая информация обнаруживается в АЗУ,то обращение в ОЗУ блокируется.При выполнении операций записи информации пишется безусловно как в АЗУ, так и в ОЗУ. Если считываемого или записываемого слова не оказывается в ОЗУ, то под него будет отведена ячейка, к которой дольше всего не былб обращения.

Ассоциативное запоминающее устройство реализуется с помощью ассоциативных регистров, интегральной памяти, схем сравнения адресов, узлов приоритетного выбора запросов, упаковки слов, управления общими данными параллельных процессов, проверки совпадения адресов записи и считывания, контроля, коммутаторов адресов данных и интегральной памяти, выходного регистра математического адреса, выходного регистра данных и узла задания очередности использования ячеек памяти.

Устройство 29 предназначено для преобразования математического адреса в физический адрес ОЗУ. Оно содержит

32 строки таблицы страниц. Математи- ческий адрес поступает одновременно на АЗУ 28 и устройство 29. Если соответствующая строка таблицы страниц находится в устройстве 29, то спустя такт на его выходе появляется физический адрес. К моменту появления физического адреса на выходе устройства 29 в АЗУ формируется сигнал управления выдачей этого адреса в устройство 17 сопряжения. Если информация по исходному математическому адресу была най дена в АЗУ, выдача физического адреса блокируется, в противном случае про зводится считывание информации из

ОЗУ. Кроме физического адреса начала

692400 страницы ответная часть устройства 29 содержит поле размера страницы для осуществления контроля по выходу эа пределы страницы . В случае> когда стра. Ница отсутствует, то нужный математический адрес запомийается и затем передается в блок 18, с помощью которого осуществляется аппаратный поиск по таблице страниц, расположенной в ОЗУ, и найденная строка заносится в устройство 29 на место ячейки, к которой дольше всего ие было обращения. 1О

В ОЗУ математичесхим страницам соответствуют страницы переменной длины в соответствии с их фактическим размером. Они размещаются произвольным образом, т.е. адрес начала стра- 15 ницы является полнораэрядным физическим адресом. Адрес слова в ОЗУ определяется сложением адреса начала страницы с адресом слова внутри страницы.

Такой способ размещения страниц по- 2О зволяет уменьшить количество незаполненных областей в ОЗУ и тем самым повысить эффективность ее использования.

В каждой ячейке ассоциативной части устройства 29 содержится математический адрес страницы, признак действительности (значимости ) математического адреса, контрольные разряды, признак страницы пользователя, а в ответной — физический адрес начала страницы и ее размер, сопровождаемые конт-ЗО рольными разрядами. Устройство реализуется с помощью схем сравнения входного математического адреса с мате-. матическими адресами, хранящимися в ассоциативной части. Запросы на обращение к устройству 29 от блоков

18-21 анализируются узлом приоритетного выбора запросов.

Ассоциативная часть устройства 29 выполнена на регистрах, ответная часть4() реализована с испоЛьзованием интеграль. ной памяти. В устройстве предусмотрены цепи обращения к ОЗУ непосредственно по физическому адресу, принимаемому во входной регистр. В этом случае разряды физического адреса помещаются в поле младших разрядов математического адреса и либо сопро- вождаются признаком Физического адреса, либо старшие разряды поля математического адреса находятся в нулевом .состоянии, что в обоих случаях является указанием обращения по физи- ческому адресу.

Во входной регистр устройства 29 принимается признак блокировки мате- 55 матического адреса и признак стира ния математического адреса» Признак блокйровки формируется запрашивающим блоком ЦП для того, чтобы сохранить математический адрес страницы, отсутствующей в устройстве, в регист- . ре, который предназначен для этого.

При поступлении признака стирания осуществляется исключение страницы с математическим адресом, записанным so gg входном регистре, путем установки в нулевое состояние разряда значимости °

В состав устройства, кроме перечисленных узлов, входят сумматор, узлы управления, контроля и поиска ячейки для записи новой строки таблицы.

В системе предусмотрена воэможность для программиста организовать вход в процедуру и возврат из процедуры.

В аппаратуру заложены алгоритмы смены окружения при входе и возврате, ориентированные на блочную структуру программ, йо удобные и для статического распределения памяти, которые запускаются однобайтовыми командами

"Вход" и "Возврат". Аналогично предусмотренному входу в процедуру аппаратно реализуются "Случайный вход" и уход на процедуру прерывания. Необходимые действия выполняются с помощью блока 18 формирования процедур, который участвует в выполнении операций, связанных со входом в процедуры и возвратом, а также в выполне нии команд перехода. Блок 18 обменивается информацией с базовыми регистрами блока 23, считывая и заполняя их при смене окружения, буферным стеком операндов 27 и с ОЗУ б, формируя и используя связывающую информацию, отражающую динамически возникающие и статически заданные связи процедур.

При прерываниях блок 18 организует считывание специального слова (метки прерывания) и вход в процедуру прерывания. Кроме того, блок 18 выполняет операции откачки и подкачки при регулировке состояния буферного стека операндов, производит поиск по таблице страниц, выполняет операции взаимодействия центральных процессоров, считывания и записи регистров ЦП.

Блок 18 получает команду для выполнения с устройства 24 вместе с адресами операндов буферного стека 27 .

Операнды принимаются во входной регистр.

Обращение в буферный стек 27 и ОЗУ осуществляется через выходной. коммутатор блока 18. В ячейках буферной памяти блока размещаются адреса и указатели, относящиеся к органиэацйи работы стека, к таблицам страниц пользователя и таблицам страниц системы,,Пля формирования связующей информации используется сумматор и соответствующие регистры.

Для управления сменой окружения служит ряд схем сравнения и два ре1гистра признаков. В блоке 18 проверяется условие при динамических переходах, в нем содержится регистр конфигурации и таймер.

В блоке 18 Формирования процедур осуществляется хранение указателей, описывающих состояние стека (области математической памяти, в которой диl7

18 ния массивов. Он выполняет следующие операции: пересылки слов, пересылки элементов с проверкой отношения и, безусловно, пересылки по шкале, пересылки с переводом и редактированием пересылаемой информации, упаковки и распаковки, поиска по маске, просмотра связанного списка сканирования эталоном, сканирования по шкале, считывания и установки триггеров. Кроме того, блок 21 производит преобразование упакованного массива в набор прн считывании по косвенному слову и преобразование набора в упакованный масобрабатывается один или несколько массивов и с каждым массивом связывается указатель массива, состоящий из дескриптора и индекса. В качестве индекса может быть целое, битовой набор и индексное слово.

Блок 21 реализуется с применением регистра исполнительной команды, буферных регистров, узлов модификации индексов, формирования математического адреса, обработки, узла анализа перекрытия массивов и узлов контроля.

Блок 20 вызова значений предназначен для обращения в ОЗУ за данными для анализа типа поступивших данных по сопровождающим их признакам, установления факта выполнения заданной операции или организации повторного считывания данных в случае поступления, например, косвенного слова или дескриптора.

Реализуется данный блок с применением регистров, узлов анализа, принятых в регистры данных, и узлов формирования запросов на обращение в память для считывания или записи данных.

С помощью блоков арифметическо-логического устройства 22 выполняются операции сложения, вычитания, умножения, преобразования кодов, логические операции. Кроме того,. в нем выполняются операции взятия поднабора, взятия элементов, обнуления элементов, установки единичного значения элементов, вставки поднаборов и величины; ойерации сцепления наборов, подсчета числа единиц, нахождения номера первой единицы, операции над типами и форматами (например считывание типа-формата,< проверка типа-формата}, преобразования типов в битовый набор, битового набора в любой тип.

Каждый блок устройства 22 реализу ется с помощью входных регистров приема адресов из устройства 24, приема операндов иэ буферного стека 27 и

АЗУ 28, а также приема адресов и операндов с других блоков устройст.ва. Блок 58 выполнения логических операций, кроме того, принимает адреса и операнды со своего выхода.

Перекрестные связи между блоками устройства 22 позволяют сократить вре мя передачи операндов, если в какомнамически размещаются локальные данные и рабочие области процедур задачи); корректировка указателей при подкачке, откачке, процедурных операциях; считывание, формирование, изменение и запись связующей информации, в которую могут заноситься состояние триггеров блока 18 или других блоков центрального процессора, выборка дескриптора программного сегмента по информации в специальных словах (метке или управляющего слова возврата); выдача дескриптора программного сегмента и йомера команды в блок 30 буферной памяти команд; уста- сив при записи набора. В операциях новка триггеров режима при входе, восстановление нрй возврате; коррекция базовых регистров при вхОде, возврате, динамическом переходе; задание номера уровня, на котором работает процедура и определение базовых регистров, к которым можно адресоваться 20 по адресной паре.

С помощью блока 18 осуществляются операции входа в процедуру случайного входа в прерывание, возврата из процедуры, динамического перехода и непосредственного перехода, смены стека, поиска страницы формирования метки, подкачки и откачки, считывание регистров и запись в регистры процессора.

Кроме того, выполняются операции взаимодействия центральных процессоров системы: прерывание других процессоров — выдаются сигналы прерывания центральным процессорам и ПВВ, указанным в операнде, поступающим из стека; ответ процессора — выдается на процессоры, укаэанные в операнде.

При выполнении операции "Ждать" из стека поступает операнд, операция заканчивается, когда от всех UO, указанных в операнде, поступают сигна- 40 лы, причем учитываются сигналы, пришедшие до начала операции, но после предыдущей операции "Ждать".

Блок 18 исполняет также команды блокировки внешних прерываний, при 45 этом устанавливается триггер (маска внешних прерываний). Выполняемые в блоке операции проверяются с помощью схем контроля.

Блок 19 предназначен для выполне.ния операций индексации, формирова-. ния индексных слов, изменения размерности массива, взятия подмассива и операций конца цикла. Он реализуется с помощью регистров кода операций, дешифратора, схем сравнения адресов для управйения приемом операндов, регистров индекса, дескриптора, математического адреса ряда сдвигателей, сумматора, ряда коммутаторов и узлой управления. d0

Блок 21 предназначен для обрабокти символьной (алфавитно-цифровой, цифровой и битовой информации), неремеще" ния массивов в памяти, поиска инфор- мации по заданным признакам, сравне692400

20 пуск операции, выполняемой по одному алгоритму, заложенному в соответствуюмежду ОЗУ и внешними устройствами. Заявки на обмен ПВВ получает из очереди требований, которые центральтребования на ввод-вывод, указанные

40 в соответствующих запросах, которые были обслужены и закончили свою работу, любые ошибки, связанные и не связанные с обменом, которые были зафиксированы процессором ввода-вывода.

45 Устройство 32 управления вводом-выводом организует выбор пути и передачу информации между внешними устройствами и ОЗУ, формирует управляющие слова и передает их в каналы для запуска внещних устройств. Устройство 32 сообщает операционной системе об окончаже сообщает об обнаруженных в процессе обмена ошибках, оно осуществляет взаимодействие ПВВ с оПерационной системой через карту работ.

Реализуется устройство с помощью егистров базовых адресов, испольэуежх для доступа к элементам карты работ, содержит базовые адреса базо60 вой команды, слова таблицы устройств, .таблицы очереди работ и очереди вы:полненных работ; регистров рабочих слов, содержащих информацию о виде и состоянии работ и об адресах связи

Я по памяти. В процессе выполнения заялибо блоке одним из операндов является результат выполнения предыдущей операции.

Кроме Toro, каждый поступающий на арифметическо-логическое устройство операнд сопровождается признаком типа и формата данных. Аппаратными средствами осуществляется распознавание признака, преобразование типа или формата, при необходимости, и .эащий блок арифметическо-логического устройства.

Каждйй процессор ввода-вывода 3, 4 осуществляет передачу информации ный процессор формирует и записывает в. ОЗУ. Поэтому задача операционйой

"системы сводится к записи очередей» требований в ОЗУ и прерыванию ПВВ.

Всю дальнейшую работу по обмену — запуск внешних устройств, передачу информации и завершение обмена — ПВВ выкблняет автономно "и асинхронно с работой центральных процессоров. ПВВ.Состоит из нескольких функционально самостоятельных частей, которые в процессе обмена работают асинхронно.

Все передачи данных между ОЗУ и любым из внешних устройств выполняются через устройство 53 сопряжения с

ОЗУ под управлением устройства 32.

Каждая группа каналов 34 средней пройэводительности и каналов 41 высокой производительности имеет (на фиг. 1 йоказаны по одной группе каждого типа) свои блоки 35, 36, 42, 43 связи и блоки 39, 40 сопряжения. Связь между внешними устройствами и каналами осуществляется через блоки 10 и 11 управления внешними устройствами и управления внешними зайоминающими устройствами. С помощью устройства 33 осуществляется сопряжение ПВВ с процессорами передачи данных.

В блоке 11 предусмотрены коммута-.

Tîðè, которые дают возможность любому IIBB связаться, например, с любым накопителем на магнитном барабане или диске.

Блоки 48-51 задания направления и вида обмена позволяют изменять логику работы каналов. Канал с его помощью может быть переведен в режим работы блока управления внешними устройствами, т.е.. канал может функ-, Ийбййровать в нормальном режиме ка. нала Или"в режиме внешнего устройства.

Прбцессор ввода-вывода управляет выбором пути к требуемому устройству.

Если в данный мбмент все пути к тре,буемому внешнему устройству заняты, "то |ФЬ= ъйййка откладывается до освобожд ния любого из путей. Эта работа выполняется ПВВ без участия центрального процессора.

Карта работ, создаваемая операционной системой, состоит иэ следующих элементов: базовая команда, таблица устройств, таблица очередей, дескриптор выполненных. работ, элементы управления вводом-выводом.

Базовая команда считывается ПВВ после получения прерывания от центрального процессора. Только одна команда (пуск объекта) требует доступа ко всем элементам карты работ и является основной командой организации обмена. Остальные команды обеспечивают загрузку, управление работой процессоров передачи данных, установку конфигурации системы, используются для диагностических целей.

В слове таблицы устройств содержится информация о типе устройства, споЩ собе его подсоединения к ПВВ, фазе работы по обмену. Каждое слово из таблицы устройств имеет разряд, который позволяет блокировать обращение к сло- . ву всех центральных процессоров и про 5 цессоров ввода-вывода. Блокировку снимает тот ЦП или ПВВ, который закончил работу с этим устройством или с его элементами карты работ.

В таблице очередей указываются адреса первой и последней заявок на работу. Таблица очередей доступна центральному процессору, который достраивает очередь к устройству с конца и изменяет адрес последней заявки. Ilo мере выполнения заявок на обмен ПВВ сообщает об этом соответствующей записью в очередь выполненных работ.

Дескриптор выполненных работ определяет очередь, в которую входят: все нии работы и результатах обмена, а так692400

22 вок информация этих регистров меняется.

Кроме того, в состав устройства входит блок памяти, используемый для хранения информации о работающих каналах.

В случае запуска устройства в ячейку блока памяти, выбранную по номеру канада, записывается номер запущенного устройства и разряд занятости этого канала.

В блоке очередных работ устройства 33 хранятся стоящие на очереди невыполненные работы, в нем запоминаются признак невыпблкенной работы и номер устройства. Если сигналы прерывания от ЦП.отсутствуют, то выполняются 15 заявки по приоритету: пуск (окончание), круговой обход сканирования.

Блок окончаний устройства 33 ис пользуется для выбора номера окончившего работу канала и завершения об- 2{» служивания заявки со стороны канала.

В устройстве также применяются регистры приема и выдачи рабочих слов, узлы управления временной диаграммой и элементы. контроля. Запускается устройство 33 по сигналу прерывания, поступающему от центрального процессора.

Каждый канал средней производительности выполнен в соответствии со

l стандартным интерфейсом ввода-вывода

ЕС ЭВМ; работает он в монопольном ре.жиме, т.е. операция ввода-вывода начинается и завершается на внешнем устройстве за одно логическое подключение его к интерфейсу.

Группа высокопроизводительных каналов 41 предназначена для осуществления обмена системы с такими быстродействующими внешними запоминающими устройствами, как накопители на маг- 40 нитных барабанах, дисках, а также для выполнения межсистемных обменов по типу канал — канал.

В пределах некоторого отрезка speмени каждый канал может выполнять 45 только одну операцию передачи данных, т.е. канал монополизируется устройством для выполнения всей операции обмена. Исключение составляют условные операции при работе со смен.ными магнитными дисками, если требу-, ется позиционирование. В этом случае канал освобождается на время позиционирования и может начать опера- цию ввода-вывода с другим накопите- лем.

Управление режимами работы высокопроизводительных каналов осуществляется с помощью блоков 48-51 задания на- правления и вида обмена. Каждый из указанных блоков реализуется с использованием формирователей сигналов управления, формирователей последовательдостей сигналов интерфейса и регистра управления. Канал в этом случае получает команду от другого канала, переведенного в режим работы внешнего устройства, воспринимает ее как дескриптор результата и помещает его на регистр управления. Затем дескриптор результата выдается в устройство управлейия вводом-выводом, и канал остается занятым в ожидании запуска.

Режим работы канала высокой производительности задается управляющим словом канала, которое поступает из устройства 32 во время запуска канала.{»{)

В зависимости от кода операции управляющего слова канала возможны следующие режимы работы: обмен, массовый обмен, межсистемный обмен, внутренний обмен, тестовая:проверка. 65

В режиме обмена управляющее слово канала содержит начальный физический адрес массива в оперативной памяти и размер массива в словах. Канал передает указанный массив на внешнее устройство, либо записывает информацию, полученную от внешнего устройства, в заданную область ОЗУ.

Массовый обмен отличается от режима обмена тем, что эа один запуск канала производится ввод или вывод Мас -"" сива информации из (в) нескольких областей ОЗУ на (с) одко и то же внешнее устройство. В этом случае массив обмена в ОЗУ располагается не непрерывно, а состоит из нескольких областей памяти, описываемых таблицей дескрипторов. Каждый дескриптор таблицы содержит начальный адрес и размер области памяти, откуда или куда передается информация. Начальный адрес по вкешкему накопителю и код операции задаются, один раэ в начале операции. Такой режим позволяет сократить работу операционной системы и ПВВ, так как заявка на управление вводом-выводом формируется операционной системой не на каждый отдельный массив обмена, а на весь массив информации в целом, заданный посредством таблицы дескрипторов.

В режиме межсистемкого обмена, когда два какала разных ПВВ связаны между собой непосредственно, один из каналов является инициатором обмена, другой канал воспринимает его как.внешнее устройство.

В режиме внутреннего обмена информация пересылается из одной области ОЗУ в другую беэ участия внешнего магнитного накопителя. Коммутация каналов в этом режиме задается операционной системой.

Для получения информации о состоянии внешнего устройства введен режим тестовой проверки. B этом режиме по требованию канала от внешнего устройства запрашивается "слово состояния", а при получении его формируется дескриптор результата, который затем пересылается в устройство 32.

692400

Работа с линиями связи, по кото "рым осуществляется обмен данными с удаленными объектами (телефонные и телеграфные каналы, линии связи с уда ленными терминальными устройствами), выполняется с помощью процессора пе,редачи данных. Этот процессор предназ начен для выполнения всех основных, функций, связаннйх с приемом и выдачей данных и предварительной обработкой информации (обнаружение и исправ.ление ошибок, трансляции кодов, сборка и разборка символов).

Все операции, связанные с обработвЂ" кой и пересылкой даййых" -могут -ripoизводиться как над отдельными байтами, так и над группой байтов.

ППД реализуется с ПриМейенмей устройств сойряжения с линиями, блоков формирования времени, управления, сравнения,"регистров общего назначения, блока буферной памяти, устройств =дойряжеййя "с процессорами ввода-вывода и с местной оперативной- памятью, сумматора базового адреса, устройства обработки прерываний, регистра команд дешифратора адресов и арифметическо-логического блока, выполняющего операции сложения, вычи тания и логические операции.

При обработке -запроса иэ местной оперативной памяти считывается управляющая группа слов, в которых записана вся информация, необходимая для работы программы, обслуживающей данную линию.

Пульт 7 управления совместно с операционной системой осуществляет управление работой вычислительной системы, управление режимами работы входящих в нее устройств, индикацию .,состояния устройств. В каждом центральном процессоре, процессоре ввода-вывода данных и ОЗУ имеется регистр конфигурации, со" держимое которого может задаваться с пульта управления путем формирова= ния сигнала установки исходного состояния, либо программно путем за

=пйсй в него данных, поступающих от операционной системы.

В каждой нейтральном процессоре содержится схема формирования сигналов запуска остановленного ЦП при пос тупленйи сигнала запроса от дру,гих ЦП или ПВВ.

50 - например процедурных и функций поиска по таблицам страниц, операций синхро55 низации йроцессов, операций смены сте

Формула изобретения

45 щими и контрольными связями с другими

Передача сигналов прерываний от

ЦП к ЦП имеет место во время первоначального -запуска системы, при необходимости освободить определенный процессор и в других подобных случаях, когда необходима синхронная работа процессоров.

1 ри "пьступленйи сигналов прерываний от ПВВ центральный процессор фор "мирует"-сигнал ответа каждому ПВВ б

,на обслуживание в зависимости от со ЖьбФъМФ« «эь»::. -, 1 стояния запрашиваемого центрального процессора.

Сигнал отказа обслуживания формируется в том случае, когда в центральном процессоре маскируется прием внешних прерываний или,уже имеется более приоритетный запрос.

Установка единичного значения соответствующего разряда регистра конфигурацйи ОЗУ означает, что модуль, являющийся составной частью ОЗУ, может обмениваться данными с соответствующим центральным процессором 1, 2 или процессором. 3, 4 ввода-вывода дан"н ых.

Вывод устройства из работающей

<5 системы, например, для устранения неисправностей, осуществляется по указанию оператора, когда от операционной системы поступает разрешение вывода. Перед тем как выдать оператору аЩ сообщение о разрешении вывода устройства иэ состава системы, операционная система вводит в регистры конфигураций запрет на прием сигналов прерываний от выводимого устройства.

Изобретение в отличие от прототипа позволяет реализовать параллельную обработку команд, т.е. поточную обработку данных; осуществить обращение в ОЗУ по физическим, адресам, известным операционной системе, и по математическим адресам, и тем самым сократить непроизводительные затраты машинного времени, связанные с поиском "зависших" адресов при осуществлении динамического перераспределения памяти, и решить проблему защиты между пользователями;сократить количество обращений в ОЗУ при работе с программами, отдельные части которых написаны на разных языках (АЛГОЛ, ФОРТРАН); осуществить сопряжение вычислительных систем с помощью высокопроизводительных каналов и осуществлять тестовую проверку каналов при отсутствии внешних устройств.

Введение разрядов признака для всех типов алов, циркулирующих в системе, позволяет автоматически определять алгоритм"-выполняемых операций, что упрощает программирование и повышает эффективность защиты программ пользователей.

Аппаратурная. реализация фундамен-, тальных функций операционной системы„ ка, также дает возможность повысить эффективность работы системы.

ВычислителЬйая система, содержащая центральные процессоры, каждый из которых co6gNfeh двусторонними управляю

692400

26 центральными процессорами, процессоры ввода-вывода данных, соединенные двусторонними управляющими связями с каждым центральным процессором, адресные,информационные и управляющие шины каждого центрального процессора и каждого процессора ввода-вывода бранных через коммутатор соединены соответственно с адресными информационными и управляющими входами и выходами основного запоминающего устройства, процессоре передачи данных, соединенные двусторонними связями с процессорами ввода-вывода данных и подключенные входами и выходами к соответствующим входам и выходам системы, каждый процессор ввода-вывода данных через блоки управления внешними устройствами и блоки управления внешними запоминающими устройствами соединены с сбответ -;;вующими внешними устройствами и внешними запоминающими устрЬйствами, пульт20 управления, соединенный двусторонними связями с процессорами ввода-вывода данных, выход пульта управления под-. ключен к управляющим входам центральных процессоров, процессоров передачи

25 данных и. процессоров ввода-вывода данных, причем каждый иэ центральных процессоров включает устройство сопряжения, входы и выходы которого подключены соответственно к упомянутым входам и выходам центральйого процессора, блок буферной памяти команд, блок анализа прерываний, которые соединены двусторонними связями с устройством сопряжения и устройством управления, блок базовых регистров, соединенный двусторонними связями с устройством управления и блоком формирования процедур, выход которого подключен к входу блока буферной памяти команд, выход которого соединен с входом бло- 40 ка базовых регистров, выход которого подключен к первому входу устройства формирования команд, управляющий вход устройства формирования команд подключен к соответствующему выходу 45 устройства управления, блоки индексации, вызова значений, обработки строк, арифметическо-логическое устройство, информационные выходы которых и информационных. выход блока формирования процедур соединены с первыми ин.— формационными входами буферного стека операндов и ассоциативного запоминающего устройства,вторые информацйoнныевходы которых соединены .с информацион-ным выходом устройства сопряжения, выход буферного стека операндов подключен к первым входам блоков формирова ния процедур, индексации, вызова значений, обработки строк, арифметическо-,логического устройства и к третье- 60 му информационному входу ассоциативного запоминающего устройства, выход которого соединен с третьим информационным входом буферного стека операндов и вторыми входами блока индекса- 65 ции и арифметическо-логического уст- ройства, каждый процессор ввода-вывода данных включает устройство управления вводом-выводом, соединенное двусторонними связями с устройством сопряжения, с процессором передачи ga«ных и с группами каналов средней производительности и высокой производительности, которые информационными, адресными и управляющими шинами через устройство сопряжения с основным запоминающим устройством соединены соответственно с информационными, адресными и управляющими входами и выходами процессора ввода-вывода данных, входы и выходы устройства управления вводом-выводом, устройства сопряжения с процессором передачи данных и каналов средней производительности и высокой производительности соединены с соответствующими входами и выходами процессора ввода-вывода данных, о тличающаясятем,,что,,сцелью повышения эффективности- работы и обеспечения Розможности наращивания вычислительных мощностей, в состав каждого центрального процессора введены устройство преобразования математических адресов в физические и устройство распределения адресов стека, соединенное двусторонними связями с устройством управления и подключенное выходом к второму входу устройства формирования команд, первый выход которого соединен с вторыми входами блоков формирования процедур, вызова значений, обработки строк и с третьим входом блока индексации, второй выход — с третьим входом арифметическологического устройства, третий выход подключен к адресным входам ассоциативного запоминающего устройства и устройства преобразования математических адресов в физические, математические адресные входы которых саелинены с математическими адресными выходами блоков формирования процедур, индексации, вызова значений, обработки строк, адресные выходы которых и адресный выход арифметическо-логического устройства подключены к адресным входам устройства управления, устройства распределения адресов стека и буферного стека операндов, вход ко" торого соединен с третьим выходом устройства формирования команд, выход арифметическо-логического устройства подключен к третьму входу устройства формирования команд, устройство преобразования математических адресов в физические соединено двусторонними связями с ассоциативным запоминающим устройством и выходом d соответствующим входом устройства сопряжения, выход блока анализа г:рерываний подключен к третьему входу блока формирования процедур, управляющий выход которого соединен с соответствующим входом уст1ройства сопряжения, а в каждый про27

"цессор ввода-вывода . данных введены по числу каналов высокой производитель« ности блоки задания направления и вида обмена, каждый из которых соединен

"двусторонйими связями с соответствуюшим каналом высокой производительности

H с соответствующим блоком задания направления и вида обмена, шина связи одного из каналов высокой производительности соединена с выходом системы, второй управлякций вход устройст- © ва управления вводом-выводом соединен с управлякщим входом процессора ввода-вывода и входом подачи внешних сигналов прерывания системы.

Источники информации, принятые во внимание при экспертизе

1. Королев Л. Н. Структуры ЭНХ и их математическое обеспечение. М., "Наука", 1974, с. 223-236 .

2. Катцан Г. Вычислительные машины системы 370. M., "Мир", 1974.

3. Патент CUIA 9 3905023, кл. 340-172. 5, 1975.

692400 аказ 4989/51

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Раушская наб.

Ф илн ут ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель T. Арещев

P анто Е. Мес опова Тех едА.Куликовская Ко Г. Решетник