Адаптивное вычислительное устройство

 

Союз Советскии

Социалистических

Республик (ii>696446

Ж

)б

Г (61) Дополнительное к ает. свид-ву (22) Заявлено15.04.77 (21) 2476690/18-24 (51)М. КЛ. с присоединением заявки М—

G 06 F 7/38

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликоване 051179-Бюллетень Но 41 (53) УДК 681. 377 (088. 8}

Дата опубликования описания 05.11.79 (72) Авторы изобретения

В. Г. Петрухин и Л. П. Никитина (71) Заявитель (541 АДАПТИВНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники и предназначено дпя реализации логических и арифметических устройств и опеоапий. 5

Известны вычислительные автоматы, построенные на основе однородных структур Г11 °

Однако, соединение ячеек этих структур по принципу близкодействия наклады-и вает ограничения на синтез реализуемых в них устройств, приводит к большим затратам ячеек на образование соединительных каналов. Неоднородность внутренней структуры ячеек приводит к их низкой технологичности, чем объясняется ограниченный круг их практического использования.

Наиболее близким по технической сущности к предложенному является адаптивное вычислительное устройство, содержащее матрицу многофункциональных логических элементов, входы которых подключены к выходам первой коммутирующей матрицы, блок памяти, блок управления и первый блок настройки. Выходы первого блока настройки подключены ко входам настройки первой коммутирующей матрицы, Выходы блока управления подключены ко входам блока памяти и первого блока настройки,а также к управляющим входам многофункциональных логических элементов матрицы. Это устройство представляет одномерную вычислительную среду, у которой логические модули могут быть соединены последовательно, и их входы закреплены эа определенными разрядами блока памяти. Выходы логических модулей также закреплены за разрядами блока памяти (2) .

Однако это накладывает ограничения на синтез устройства с разветвлениями и обратными связями, устройств с регистрами различной разрядности, повышает затраты оборудования и снижает быстродействие, в том числе и при выполнении операций над отдельными разрядами слов, например, при вычислениях над конечными полями, решении модулярных разностных уравнений.

Эти недостатки объясняются отсутствием воэможностей соединять любые разряды элементов памяти с входами любого логического модуля.и выделять отдельные элементы памяти.

Цель изобретения — повышение быстродействия.

696446

Это достигается тем, что в устройство введены вторая коммутирующая матрица, второй блок настройки, соединенный своими выходами с настроенными входами второй коммутирующей матрицы, а входами — с соответствующими входами блока управления, группа элементов И, первые входы которых соединены с выходами многофункциональ ых элементов матрицы, Вторые входы элементов И соединены с выходами блока1 р памяти, а третьи входы элементов И группы соединены с соответствующими выходами блока управления. Выходы элементов И группы подключены ко входам второй коммутирующей матрицы. Входы блока памяти соединены со входами устройства и выходами второй коммутирующей матрицы.

На чертеже изображены структурная схема адаптивного вычислительного уст- о . ройства.

Устройство содержит блок памяти чисел 1,коммутирующие матрицы 2 и 3 с блоками настройки 4 и 5,матрицу б мно гофункциональных логических элементов 25 (МЛЭ) 7,блок управления 8 и группу элементов И 9.Блок памяти 1 содержит элементы памяти (ЭП) 10, соединенные через элементы И 11 последовательно. Входами 12 устройства являются входы ЭП 30

10, а выходами 13 — выходы МЛЭ 7, Выход любого ЭП 10 через коммутирующую ,матрицу 2 может быть соединен с вхо- дом любого МЛЭ 7,причем на один и тот: же МЛЭ могут быть поданы выходы нес- 35 кольких ЭП, расположенных в любом необходимом порядке. При этом коммути рующая матрица 2 обеспечивает выполнение операций сдвига и перестановок.

Выходы любого МЛЭ через элементы И 9 40 и коммутирующую матрицу 3 могут быть подключены к входу любого ЭП . Выходы

ЭП через элементы И 9 и коммутирующую матрицу 3 также могут быть подключены к входам ЭП для образования кольцевых регистров и выполнения операций циклического сдвига. Коммутирующая матрица 3 позволяет образовывать об ратные связи и последовательное соеди нение МЛЭ 7 через ЭП и коммутирующую матрицу, 2. При этом ЭП выполняют. функции нормализующих элементов. Элементы И 11 соединяют выходы и входы ЭП при подаче сигналов из блока управ-. ления, 8 на вторые входы схем И, позволяя тем самым образовывать последова- 5

1 тельные регистры сдви ra . В противном случае осуществляется параллельная работа ЭП. Выходы блока управления 8, подключенные к ЭП, обеспечивают выполнение операций . сброс и сдвиг . 8()

Выходы блока управления 8, подключенные к входам элементов 9, осуществляют выборку либо выходов ЭП, либо МЛЭ.

Устройство работает следующим образом. 65

Перед началом работы в блоки настрой ки 4 и 5 коммутирующих матриц 2 и 3 записываются коды соединения ЭП и МЛЭ.

По сигналам блока управления 8 осуществляется настройка коммутирующих матриц, установка элементов И 9 в требуемые положения, соединение ЭП, при необходимости, в последовательные регистры, настройка МЛЭ 7 на реализацию той или иной логической функции. Настройка МЛЭ может осуществляться и путем перестановки их входных сигналов посредством коммутирующей матрицы (2. Входные сигналы поступают на вхо)ды 12 ЭП 10, с выхода которых числа, предназначенные для обработки, через коммутирующую матрицу 2 выдаются на входы МЛЭ 7. Результат, полученный на выходах МЛЭ после прохождения обрабатываемых чисел через созданную схему либо выдается на выходы 13 устройства, либо записывается в элементы памяти для использования в вычислениях на последующих этапах.

Предлагаемое устройство,по сравнению c прототипом, имеет меньшее число

МЛЭ и точек коммутации при реализации одинаковых схем, большее быстродействие и более простую настройку при реализации схем с обратными связями, при выполнении операций над отдельными регистрами.Так, например,при реализации каскадного кольцевого делителя с переменным коэффициентом деления от 2 до

999 предлагаемое устройство имеет большее быстродействие, почти в три раза меньшее .число точек коммутации и в 7 раз меньшее число МЛЭ.

Сравнение предлагаемого устройства с ячейками однородных сред показывает следующее. Большая интегральная схема (БИС)., Описанная в (1) с. 154, позволяет выполнять не более девяти функций от четырех переменных, имеет сложный алгортм настройки и ограниченные коммутационные возможности.

В то же время, при использовании в качестве МЛЭ программируемого запоми— нающего устройства с восемью адресными шинами реализуются любые функции от восьми переменных а полнодоступная коммутирующая матрица 8 х 8 может быть размещена в одном корпусе БИС.

Формула изобретения

Адаптивное вычислительное устройство, содержащее матрицу многофункциональных логических элементов, входы которых подключены к выходам первой коммутирующей матрицы, блок памяти, блок управления и первый блок настройки, причем выходы первого блока настройки подключены к входам настройки первой коммутирующей матрицы, выходы блока управления подключены к . входам блока памяти, первого блока на696446

Тираж 780 Подписное

ЦНИИПИ Заказ 6767/48

Филиал ППП Патент, r. Ужгород, ул, Проектная, 4 стройки и управляющим входам многофункциональных логических элементов матрицы, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, введены вторая коммутирующая матрица, второй блок настройки, соединенный своими выходами с настроечными входами второй коммутирующей матрицы, а входами — с соответствующими входами блока управления, группа элементов И, первые входы которых соеди- 1 иены с выходами многофункциональных элементов MaTpHUbl вторые входы соединены с выходами блока памяти и третьи входы элементов И группЫ соедине:н с соответствующими выходами блока управления, а выходы элементов И. группы подключены к входам второй комму— тирующей матрицы, причем входы блока памяти соединены с входами устройства и выходами второй коммутирующей

5 матрицы.

Источники информации, принятые во внимание при экспертизе

1. Евреинов Э.В. и Прангишвили И.В.

О Цифровые автоматы с настраиваемой структурой, И ., Энергия, 1974, рис. 7-13а.

2. Авторское свидетельство СССР

Р 454547, кл . G 06 F 7/00, от 28.12 ° 72, (прототип) .