Управляющий процессор

 

Союз Советских

Социалистических

Республик

06 Х 3/00

Государственный комитет

СССР по дедам изобретений и открытий

Опубликовано 2501

f(681.335 (088.8) Дата опубликовани (72) Автор изобретения

C.К,Дауров

Саратовский политехнический институт (71) Заявитель (54) УПРАВЛЯОЦИЙ IIPOILECCOP (61) Допол н и тел ь н ое к а (22) Заявлено 0108.77 с присоединением заявк (23) Приоритет

Устройство относится к вычисли.тельной технике и может найти применение в системах автоматического регулирования летательных аппаратов.

Известны и широко применяются управляющие процессоры, имеющие в своем составе преобразователь напряжение-код, код-напряжение для приема аналоговых сигналов от объекта и формирования выходных аналоговых сигналов процессоров fll.

Недостатком известных устройств является относительно низкое быстродействие.

Наиболее близким по технической сущности к предложенному изобретению является управляющий процессор, содержащий преобразователь кода в напряжение, цифровой вход которого подключен через цифровой запоминающий блок к первому выходу блока управления, а вход опорного напряжения,соединен с выходом коммутато- ра выходных сигналов, управляющий вход которого подсоединен ко второму выходу блока управления, одна группа входов коммутатора входных сигна.лов является группой входов процессаьа з другая группа входов подключена к группе выходов аналогового запоминающего блока и группе выходов процессора (21.

Недостатком такого управляющего процессора является то, что при вычислении алгоритма цифрового многомерного регулятора (11ИР) во-первых, необходимо записывать в память входные переменные у; (j=i,2...,ï) и управляющие воздействия (»(j=3,д,., и), получаемые в результате вычисленйй, так как они используются для вычислений в последующих тактах, во-вторых, при использовании управляющего процессора в качестве IIMP резко увеличивается число пересылок промежуточных результатов и, в-третьих, хранимые в памяти значения У. и

0 в каждом последующем такте вйчислений по схеме Горнера сдвигается вправо íà (и+ и) позиций, что равносильно изменению адресации, а это значительно усложняет построение блока управления. Таким образом, все три перечисленных недостатка в конечном итоге значительно уменьшают быстродействие управляющего процессора.

711593

Цель изобретения — повышение быстродействия процессора.

Поставленная цель достигается тем, что процессор содержит коммутатор аналоговых сигналов, Ч групп из m накопительных сумматоров в каждой группе ю дополнительных коммутаторов, ф информационных входов каждого из которых соединены с выходом одного из накопительных сумматоров каждой группы, управляющие входы дополнительных коммутаторов подключены к третьему выходу блока управления, а их выходы подсоединены к соответствующим входам аналогового запоминающего блока, входы накопительных сумматоров подключены к соответствующим выходам коммутатора аналоговых сигналов, управляющий и информационный входы которого соединены соответственно с четвертым выходом блока управления и с выходом .преобразователя кода в напряжение.

На чертеже приведеиа схема управ,ляющего процессора.

Управляющий процессоР содержит коммутатор входным сигналов 1, преобразователь ™кода-напряжение — 2, цифровой запоминающий блок 3, коммутатор аналоговых сигвалов 4, блок . управления 5, накопительные сумматоры 6, дополнительные .коммутаторы I, аналоговый запоминающий блок 8,объект управления 9. управляющий процессор содержит преобразователь кода в напряжение

2 вход опорного напряжения которого соединен с выходом коммутатора входных сигналов 1, Бифровой вход .преобразователя кода в напряжение

2 соединен с выходом цифрового запоминающего блска 3. Выход преобразователя иода в напряжение 2 соединен со входом коммутатора авалоговых сигналов 4, Выходы коммутатора аналоговых сигналов 4 соединены с соответствующими входами накопительных сумматоров 6, выходы которых в свою очередь соедииены со входами допол нительных коммутаторов 7, управляющий процессор содержвт также аналоговый запоминающий блок 8, входи которого соединены с выходами дополнительных коммутаторов 7, а выходы аналогового запоминающего блока соединены с объектом управления 9 и со входами .коммутатора входных сигналов 1.

Работа управляющего процессора организуется блоком управления 8, имеющим связи с коммутатором аналоговых сигналов, с управляющими входами дополнительных коммутаторов 7, с коммутатором входных сигналов 1 .и с цифровым запоминающим блоком 3.

Работа управляющего процессора организована следующим образом.

N переменных И УИ с выхода объекта управления и М управляющих воздействий Ц ц с выхода управляющего процессора подается на вход коммутатора входных сигналов 1, образуя множество входных переменных управляющего процессора. Коммутатор входных сигналов 1 последовательно подключает входные переменные на аналоговый вход преобразователя кода в напряжение 2 (вход опорного напряжения), на цифровой вход (g преобразователя кода в напряжение

2 подаются постоянные числа матрицы Я<" >, p Н) Jt из цифрового запоминающего блока 3. В результате ,преобразования на выходе преобразователя 2 формируется величина, равная произведению входной переменной и постоянной из цифрового запоминаю,щего блока. Полученная аналоговая величина посредством. коммутатора аналоговых сигналов 4 засылается, например, в первый накопительный сумматор первой группы сумматоров

6, следующее частичное произведение той же входной переменной и следующей постоянной из цифрового запоминающего блока 3, засылается во второй накопительный сумматор 6 первой группы сумматоров и т.д.

Таким образом, при действии д первой переменной на входе преобразователя

30 кода в напряжение 2, преобразователь Формирует М частичных произведений с МЧ постоянннми из цифрового запоминающего устройства и засылает их в М накопительных

35 сумматоров 6. .На этом завершается первый малый вычислительный цикл, Следующий малый вычислительный цикл начинается с появлением следующей входной переменной на выходе коммутатора входных сигналов 1, и вычислительный процесс повторяется.

После того как процедура малого вычислительного цикла будет проведена со всеми входными переменными, что означает завершение большого вычис45 лительного цикла, в одной иэ групп накопительных сумматоров 6, например в первой, формируется N управляющих воздействий, которые с помощью дополнительных коммутаторов 7 подаются на входы аналогового запоминающего блока 8 и далее на управляющие входы объекта 9 и на входы коммутатора входных сигналов 1.

Следующий большой. вычислительный

55 цикл начинается подачей первой входной переменной на .аналоговый вход преобразователя 2, только распределение частичных произведений начинается со 2-ой группы, т.е, в об.— щем случае со следующей За группой, в которой в предыдущем большом вычислительном цикле были сформированы управляющие воздействия, Для синхронизации и управления работОй управляемого процессора ис711593 где I! 0 1II — матрица управляющих воздействий или входных координат ЦМР на данном: шаге К, размеров М х 1;

))1("" I! — матрица входных координат HNP на (К-i)-oM шаге, размером M х 1. 13 ((()(" 1)! — матрица выходных координат ЦМР на {К-3) ша(17 ге, размером М х 1;

)Я II — 1-тая матрица чисел, размером NXN; — j -тая матрица, чисел (5) размером М х М;

Ч) ! — количество используемых в алгоритме предыдущих значений У (К-1) 25 — количество используемых

2 в алгоритме предыдущих значений U (К-j) l

К вЂ” текущий шаг (такт);

1,2,....., Ч)1, 3 = 1,2,....., 30

"2

Для удобства реализации алгоритма

ЦМР на управляющем процессоре к правой части алгоритма НМР прибавляем сумму произведений вида:

33

ll "")IIlIè(ê-(„ )ill +IIð) "") ll/l))« )lI гдеll> IIIlе"ее)ll !(р)9 )!!нулевые матрицы размером И х М,,1О

Тогда аглоритм UNP можно записать в виде: !!О)+ т (!е ") рО))! !!Як-))!! где

43 11(11 (Щ же последовательности, что и в предыдущем вычислительном цикле, В накопительных сумматорах б осу3О ществляется процесс суммирования частичных произведений, полученных в малых вычислительных циклах, Подобная вычислительная процедура проводится со всеми входными переменными и после завершения малого вычислительного цикла с последней переменной

0„„„ (()) заканчивается большой вычислительный цикл, в результате которой в 1-й группе М накопительных сумматоров сформированы N управляющих воздействий, которые выводятся на выход управляющего процессора и далее на управляющие входы объекта.

Следующий большой вычислительный у цикл начинается с подачи на вход пользован блок управления 5, представляющий собой, например, микро-. программный автомат.

Пример 1. В управляющем процессоре вычисляются алгоритм

ЦМР летательных аппаратов вида:

11"" ll= „ 1"" l)11"" " ll „1I""iliI ""II

Распишем алгоритм по текущим тактам, начиная с нулевого момента времени., II)) "Ð) )1llt ) ).-l)ll -.!(„ю „(ч IIII)))) l

Как видно иэ последнего выражения измеренные в момент времени K=1 входные координаты и вычисленные в предыдущем такте управляющие воздействия используются в вычислительном процессе до (Ч,1 )-го такта, входные переменные в момент времени

К=2 и управляющие воздействия, вычисленнйе в предыдущем такте, используются до (ч „+ g )-ro такта и т,д.

Таким образом вычислительный процесс. в управлении процессора может быть организован так, что при поступлении на вход управляющего процессора первой входной переменной, например, {0) можно сформировать М частичных произведений У1 (о) с элементами 1-ro столбца матрицы IIR{" p("> 8.

Полученные частичные произведения засылаются в первую группу И накопительных сумматоров 6, частичные произведения с элементами первого столбца матрицы ))Й(2, Р(g эасылаются во вторую группу накопительных сумматоров 6 и т.д.

Частичные произведения с элементами первого столбца матриць;@ЖрЖ>)! засылаются в 9< -ю группу N накопительных сумматоров б и на этом завершается малый вычислительный цикл. На вход управляющего процессора поступает вторая входная переменная У „ (Оj, которая участвует в формировании частичных произведений Со вторыми столбцами выше перечисленных матриц. Распределение произведений по группам накопительных сумматоров б происходит в той

711593

Формула изобретения

Заказ 9381/66

Подписнов

ЦНИИПИ Уираж 751 управляющего процессора первой входной переменной У (1) и в дальнейшем протекает аналогично описанному выше, только распределение частичных про,изведений по группам накопительных сумматоров 6 начинается со 2-й группы и, проходя последовательно до

Ч -ой группы, завершается первой и т,д. В общем случае, относительно распределения. частичных произведений можно сказать, что распределение начинается с группы накопительных сумматоров следующей за группой, в которой в предыдущем такте были сформулированы управляющие воздействия.

В этой же группе по окончании большого вычислительного цикла будут сформулированы управляющие воздействия, По быстродействию достигазтся выигрыш, во-первых, Эа счет уменьшения числа пересылок промежуточных результатов, во-вторых, отпадает необходимость записи в память входных и управляющих воздействйй.

Управляющий процессор, содержащий.преобразователь кода в напряжение, цифровой вход которого подключен через цифровой запоминающий блок к первоМУ выходу блока управления, а вход опорного напряжения соединен с выходом коммутатора входных сигналов, управляющий вход которого подсоединен ко второму выходу блока управления, одна группа входов коммутатора входных сигналов является группой входов процессора, а другая группа входов подключена к группе выходов аналогового запоминающего блока и группе выходов процессора, о т л и ч а юшийся тем, что, с целью повышения быстродействия процессора, он содержит коммутатор аналоговых сигналов, „ групп иэ р накопительных сумматоров в каждой группе и дополнительных коммутаторов, Ч „ информационных входов каждого из которых соединены с выходом одного из. накопительных сумматоров каждой группы, управляющие входы дополнительных .коммутаторов— подключены к третьему выходу блока управления, а их выходы подсоединены к, соответствующим входам аналогового

26 запоминающего блока, входы накопительных сумматоров подключены к соответствующим выходам коммутатора аналоговых сигналов, управляющий и информационный входы которого соединены соответ25 ственно с четвертым выходом блока управления и с выходом преобразователя кода в напряжение.

Источники информации, принятые во внимание при экспертизе

3О 1. Патент США Р 394822, кл.3401725, 1970.

2. Авторское свидетельство СССР

В 478296, кл.G 06 P 1/00, 1974 (прототип). филиал ППП Патент, v, Ужгород, ул. Проектная,4