Система дискретного контроля временных закономерностей

 

О П И С А Н И Е 111) @

ИЗОБРЕТЕНИЯ

Сказ Северский

Социалистических

Ресиублии

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид ву (22) Заявлено 10.01.78 (21) 2568282/18-10 с присоединением заявки № (23) Приоритет (43) Опубликовано 30.01.80. Бюллетень № 4 (45) Дата опубликования описания 30.01.80 (5l) М. Кл.

С 04F 10/04

Государственный комитет (53) УДК 531.76 (088.8) по делам изобретений н открытий (72) Автор изобретения

В. А. Бабкин (71) Заявитель (54) СИСТЕМА ДИСКРЕТНОГО КОНТРОЛЯ

ВРЕМЕН Н ЫХ ЗА КО НОМЕР Н ОСТЕЙ

Система дискретного контроля временных закономерностей относится к области измерительной техники и контроля и может быть использована для контроля временных программно-командных приборов. 5

Известно устройство, содержащее регистр признаков канала и элемент ИЛИ, переключатель, запоминающее устройство, регистр адреса, формирователь адреса, генератор эталонной частоты, счетчик, эле- 10 мент ИЛИ, цифровой индикатор, элемент совпадения, триггер разрешения, сумматор, регистр-накопитель, формирователь номера интервала, счетчик признаков канала (1).

Устройство имеет ограниченные функцио- 15 нальные возможности и не позволяет осуществлять контроль временных закономерностей большого числа временных сигналов одновременно с произвольным законом изменения длительностей каждого сигнала 20 во времени.

Известно устройство, содержащее последовательно соединенные генератор опорной частоты и таймер, блок оперативной памяти, блок выработки команд и блок выдачи 25 результата (2).

Недостатком устройства является то, что оно не позволяет осуществлять контроль временных закономерностей большого числа временных сигналов одновременно с 30 произвольным законом изменения длительности каждого сигнала во времени.

Цель изобретения — расширение функциональных возможностей, а именно осуществление контроля множества временных сигналов с произвольным законом изменения длительностей каждого сигнала во времени.

Указанная цель достигается тем, что система дискретного контроля закономерностей дополнительно содержит регистр приема, регистр сравнения, схему поразрядного сравнения, элементы И, элемент ИЛИ, управляющие шины, процессор, причем входы устройства через элементы И, вторые входы которых подключены к первой управляющей шине, соединены через последовательно включенные регистр приема, элементы И, вторыс входы которых подключены к пятой управляющей шине, и элемент ИЛИ с процессором. Выходы регистра приема соединены также с входами схемы поразрядного сравнения и через элементы И, вторые входы которых подключены к второй управляющей шине, — с входами регистра сравнения. Процессор соединсн с блоком оперативной памяти, блоком выработки команд и блоком выдачи результата. Выход таймера через элемент И, второй вход которого соединен с третьей управляющей шиной, подключен к входу элемента ИЛИ, другие входы элеь.esca ИЛИ через элементы И, вторые входы которых подключены к четвертой управляющей шине, соединены с соответствующими выходами схемы поразрядного сравнения.

На чертеже показана схема системы дискретного контроля временных закономерностей.

Система содержит элементы И 1, регистр

2 приема, схему 3 поразрядного сравнения, регистр 4 сравнения, схемы И 5, генератор

6 опорной частоты, таймер 7, схемы И 8, 9, 10, элемент ИЛИ 11, олок 12 оперативной памяти, процессор 13, блок 14 выработки команд, блок 15 выдачи результата.

Система работает следующим образом.

Сигналы временных закономерностей объекта контроля поступают через элементы И 1 на регистр 2 приема, в который записывается состояние объекта контроля в виде многоразрядного кода по команде

Кь наличие сигнала соответствующей временной команды записывается как «1» в соответствующий разряд регистра приема.

Схема 3 поразрядного сравнения осуществляет непрерывное сравнение содержимого регистра 2 приема и регистра 4 сравнения. Командами К4 — 1 — К4 — и процессор

13 опрашивает несравнения содержимого регистров приема и сравнения.

TIo сигналу первого несравнения процессор 13 командами К4 — 1 — К4 — и выявляет разряд или группу разрядов несравнения, соответствующих определенным временным сигналам, н записывает в блок оперативной памяти признак, характеризующий определенные временные сигналы, а также по команд КЗ записывает время в виде кода таймера 7.

В следующем цикле содержимое регистра 2 приема по команде К2 переписывается в регистр 4 сравнения. Регистр приема обнуляется и по команде К1 записывается новое состояние объекта контроля. Если схема 3 поразрядного сравнения не выдала сигналов несравнения, что соответствует прежнему состоянию временных сигналов объекта контроля, то операция записи содержимого регистра 2 приема в регистр 4 сравнения с предварительным обнулением последнего повторяется многократно до выявления первого несравнения, т. е. изменения состояния сигналов объекта контроля.

-10

-15

Г!о несравнению процессор 13 с определенными признаками для процессора записывает соответствующий временный сигнал или сигналы в блок оперативной памяти и время в виде кода таймера.

По изменению закономерностей временных сигналов объекта контроля процессор

13 через устройство 15 выдачи результата выдает результаты контроля в виде, удобном для восприятия.

Формула изобретения

Система дискретного контроля временных закономерностей, содержащая последовательно соединенные генератор опорной частоты и таймер, блок оперативной памяти, блок выработки команд, блок выдачи результата, отличающаяся тем, что, с целью расширения функциональных возможностей, она содержит дополнительно регистр приема, регистр сравнения, схему поразрядного сравнения, элементы И, элемент ИЛИ, управляющие шины, процессор, причем входы устройства через элементы

И, вторыс входы которых подключены к первой управляющей шине, соединены через последовательно включенные регистр приема, элементы И, вторые входы которых подключены к пятой управляющей шине, и элемент ИЛИ с процессором, выходы регистра приема соединены также непосредственно с входами схемы поразрядного сравнения и через элементы И, вторые входы которых подключены к второй управляющей шине, — с входами регистра сравнения, процессор соединен с блоком оперативной памяти, блоком выработки команд и блоком выдачи результата, выход таймера через элемент И, второй вход которого соединен с третьей управляющей шиной, подключен к входу элемента ИЛИ, другие входы элемента ИЛИ через элементы И, вторые входы которых подключены к четвертой управляющей шине, соединены с соответствующими выходами схемы поразрядного сравнения.

Источники информации принятые во внимание при экспертизе

1. Лвторское свидетельство СССР № 519680, кл. G 04F 10/04, 1976 (аналог).

2. Патент СШЛ № 3781529, кл. G 04 F

9/00, 1973 (прототип).

Редактор Т. Рыбалова

Составитель В. Новицкий

Техред А. Камышникова Корректор О. Данишева

Заказ 2798/18 Изд. № 138 Тираж 497 Подписное

НПО «Поиск» Государственного комитета СССР по делам пзобретешш и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2