Функциональный преобразователь кода угла
(72) Автор: изобретения
Е. Ф. Киселев (7f) Заявитель (54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ
КОДА УГЛА
Изобретение относится к системам автоматического преобразования кодов в электрический сигнал, а именно к функциональным преобразователям кода угла.
Известен функциональный преобразо-, ватель, содержащий блок линейных пре5 образователей, триггер знака, две группы элементов ИЛИ, счетчик приращений и группу переключателей, первые выходы которых соединены с входами первой группы элементов ИЛИ, а управляющие входы . подключены к ссютветствутощим выходам счетчика приращений, реверсивный счетчик и элементы задержки (1). Недостаток известного устройства состоит в том, что при воспроизведении функций синуса и косинуса по параллельному коду угла оно имеет низкое быстродействие.
Наиболее близким по своему техническому решению к предлагаемому устройству является функциональный преобразователь кода угла, содержащий датчик прямого и инверсного l1 -разрядного кода угла, выходы старших разрядов которого соединены со входами сумматора, а выходы остальных разрядов соединены со входами коммутатора кодов, множительный блок, к которому подключены выходы младших разрядов коммутатора кодов, блок памяти, соединенный с блоком формирования меток, компаратор, соединенный с блоком памяти и с входами элемента ИЛИ-НЕ и с коммутатором кодов, блок управления, соединенный с блоком синхронизации и с выходом датчика прямого и инверсного ц -разрядного кода угла, и выходной сумматор (21.
Недостаток этого устройства состоит в сравнительно низких быстродействии и точности.
Цель изобретения — повышение быстродействия и точности синусно-косинусного преобразователя кода угла.
Указанная цель достигается тем, что в функциональном преобразователе кода угла выходы старших разрядов коммутатора кодов соединены с адресной группой
042 4 б отает так, что на его выходах выраба о а тывается или прямой или инверсный (бо ратный) код десяти младших разрядов датчика 1. умматор 3 выполняет операцию сумС мирования по модулю два двух логических переменных.
Выходной сумматор 4 представляет собой параллельный комбинированный де 0 сятиразрядный сумматор.
Множительный блок 5 содержит четыре шестиразрядных параллельных комби» национных сумматора, четыре группы элементов 2И, группу элементов 2И-2И-ИЛИ
15 ил огическую схему, подключенную к корректирующему входу и к входу младшего разряда, второго сомножителя, каждый .другой разряд которого управляет рабо20 той соответствующей группы элемент ов
° ч 2Й по первым входам, вторые входы групп элементов 2И поразрядно соединены между собой и соответствующим образом - со вторыми входами элементов
2И группы элементов 2И-2И-ИЛИ и подключены ко входам первого сомножителя.
При этом логическая схема управляет по управляющим входам группой элементов
2И-2И-ИЛИ таким образом, что на ее выходах вырабатывается частичная сумма
30 произведения сомножителей с учетом того, что второй сомножитель представлен с систематической погрешностью или без нее. На вйходах групп элементов
2И вырабатываются остальные частич35 ные суммы произведения. Выходы групп логических элементов соединены со входами соответствующих слагаемых сумматоров, соединенных между собой так, что на выходах одного из них вырабатывает40 ся код произведений двух сомножителей.
Блок памяти 8 выполнен по схеме дешифратора-шифратора на логических комбинационных элементах и имеет пять адресных входов и двадцать четыре выхода, 45 разделенных функционально на группы выходов 9, 10, 11 и группу из трех выхо». дов 12, 13 и 14. При этом группа 9 имеет десять выходов, группа 10 - шесть выходов, группа 11 - пять выходов.
ЗЙЪФФМ Ф 1 5 Ф
716 входов блока памяти, четвертая группа (выходов которого "соединена с первой группой входов выходного сумматора, вт рая группа входов выходного. сумматора соединена с выходами множительного блока, корректирующий вход которого сое динен с- выходом блока управления.
На чертеже изображена блок-схема функционального преобразователя кода угла.
Преобразователь содержит датчик 1 прямого и инверсно? о -разрядного ко. да (на чертеже приведены 12 разрядов), коммутатор кодов 2, сумматор 3, подсоединенный входами к выходам двух старших разрядов датчйка 1, прямые и инверсные выходы остальных разрядов которого соединены со входами коммутатора кодов 2; выходной сумматор 4, множительный блок 5, компаратор 6, эле мент ИЛИ HE 7, блок памяти 8, имеющий пять адресных входов; трй группы выходов 9, 10., 11 и "груйф йз трех выходов 12, 13 и 14-, множительный блок 5 имеет группу выходов 15, соединенных со входами одного из слагаемых вьгходного сумматора 4, подключенного входами другого слагаемого к выходам группы 9 блока 8, у которого выходы груцпы 10 соединены cî входамй первого сомножителя множительного блока 5, " a выходы группы 11 - с одними из входов компаратора 6, другие входы которого соединены со входами элемента
ИЛИ-НЕ 7 и со входами второго сомножителя множительного блока 5, подключенньгми к выходам 16 пяти младших разрядов коммутатора кодов 2, выходы
17 остальных пяти старших разрядов ко торого подключейы к адресным входам блока памяти 8; блок формировайия ме» ток 18, входы которого соедййейы с выходами 12, 13, 14 блока 8, с выходом
Г..:
19 цифрового компаратора 6 и с вьгходом 20 элемента ИЛИ-НЕ 7, блок синхронизации 21 и блок управления 22, у которого входы соединены с вьгходами блока синхронизации 21 и с вйходом (ft- 1)-го старшего разряда датчика 1, а выход 23 — с управляющим входом ком- мутатора кодов 2 и с корректирующим входом множительного блока 5.
Датчик 1 представляет регистр, прием информации в котором производится толь» ко в момент времени после окончания . цикла преобразования.
Коммутатор кодов 2 содержит десять элементов 2И-1И -ИЛИ и инвертор и раБлок управления 22 содержит триггер и логические комбинационные элементы.
Преобразователь работает следующим образом.
В каждом цикле вычислений по двенадцатиразрядному коду угла, изменяющемуся от г =- 0 до el,= 2 3 ..(4-3. ) радиан, устройство последовательно a»r40
p= +Z " öd, 2"
1=1
5 7160 рабатывает одиннадцатиразрядные коды
41й Ь. и Со5А и признаки масштаб ных угловых меток 5, 30 (т. е.
ПМ 5, ПМ 30 ), а также формирует импульс Иl съема кода 6<П, импульс
И2 съема кора Cosd и импульс ИЗ съема ПМ 5, ПМ 30 и выдает эту о информацию на выходы.
Старшие разряды у кодов ЬЗп4 иСО5 знаковые и определяются по двум старшим разрядам угла с (датчика l). Поэтому старший разряд датчика 1 являет ся знаковым разрядом кода q)nW, «а- - " знаковый разряд кода СОМ, определяется как сумма по модулю два логических значений двух старших разрядов датчика
1.
Определение остальных десяти разрядов кода каждой функции (т. е. кода (1 и 4 I или Jooskj осуществляется ме тодом кусочно пикейной аппроксимации и использованием тригонометрических формул приведения. Аппроксимация каждой из этих функций угла о, производится по десятиразрядному коду приведенного угла прив ., изменяющемуся в угле от
0 до радиан, разделенном на тридцать два равных участка аппроксимации вели- чиной 4ф= г радиан. Ф
Код угла прщ. вырабатывается ком-, 30
1 мутатором кодов 2 по прямому йли инверсному коду десяти младших разрядов датчика l и логическому сигналу g>> поступающему с выхода 23 блока управления ll на управляющий вход коммута тора кодов 2, так что на его выходах вырабатывается код приВ,, величина которого определяется выражением ПРи "23/ 23 t5 где величина углов и Р определяется соответственно прямым и обратным кодом десяти младших разрядов кода угла датчика 1, т. е. -1 где 41 и 2. — соответственно логичес кий и весовой коэффициенты j -го разряда кода датчика 1. . 55
Выходной код коммутатора кодов 2 разделяется на две части, одна из которых представляет аппроксимирующую
42 часть аппр, а другая - управляющую часть чпР 1 кода угла прив т. е.. приВ аппр Рюр гле олпу . и чик-, углы, величины кв» торых определяются ссютветственно пятью младшими и пятью старшими разрядами коммутатора кодов 2..
С выходов 17 коммутатора кодов
2 код 6 пр, поступает на адресные вха ды блока 8 и определяет номер 1 -го участка. аппроксимации в соответствии с выражением.« =6 1 4
)"- Ь„.2
1=1
ГДЕ Ь1ч И 2 - СООтВЕтСтВЕННО ЛОГИЧЕС -1 кий и весовой коэффици ч / енты 4 -го разряда .: (1 4 4 5) .кода угла Ч09
По коду угла, 0Р. ) «ф =)2 2 радиан блок памяти 8 комбинационно вырабатывает йа выходах 9 десятиразрядный кодЯ П f p. (вес младшего разря да кода ъ1 и,пр равен 2 ) в начале -го участка аппроксимации; на выхо дах 10 - шестиразрядный код (вес млад шего разряда кода равен 2 о ) углового коэффициента -го участка аппроксимаJAp 3flp ции g. 1П (p 1-др1-у на выходах 1 1 - пятиразрядный код дополнительного угла ф„>„ Ф О (вес младшего разряда кода д и равен 2ti 2 радиан) такой, который дополняет кол Рулр до кода угла (kvnp 1 ppon ), которому о соответствует масштабная метка 5; на выходе 12 логический сигнал Ц та11 кой, что Ujj 1, если члР. = 0 или Пр 45, Uql =0 во всех остальных . случаях; на выходе 13 - логический сигнал Uq такой, что 01 =1, если о о „Р =О ° ° (Э = 0 -л" "Р =0; на выходе 14 - логический сигнал Од. такой, что 0 4 =1, если углу (ф, пр+ $40tl ) соответствует масштабная метка о
30, и О,ц. "- 0 во всех остальных случаях.
С выходов 10 блока 8 код К поступает на входы первого сомножителя множительного блока 5, на входы второго сомножителя которого с выходов 16 коммутатора кодов 2 поступает код Ддппр > а на вход коррекции с выхода 2,"
42 8
С выходов 12, 13, 14 блока 8, с вы .хода 19 компаратора 6 и с выхода 20 элемента ИЛИ-НЕ 7 соответствующие логические сигналы поступают на входы блока формирования меток 18, на выходах которого вырабатываются сигналы п из1 иаков масштабных угловых меток 5 и о
30 . Логические значения этих сигналов определяются выражениями
=U vU U
19 42.. 20 у
Пмзо =u u ч
4Ъ 2о
П реобразователь функционирует во времени следующим образом.
Перед началом цикла преобразования блок управления 22 по значению одиннадцатого разряда датчика 1 вырабатывает . управляющий сигнал Ц так, что О где - логический коэффициент одиннадцатого разряда датчика 1.
С в выходов коммутатора кодов 2 бу дет сниматься код угла будет представлен с пог- >О решностью в единицу младшего разряда, так как в этом случае с выходов коммутатора кодов
2 будет сниматься код
618 g пр с погрешностью в единицу младшего разряда.
Произведение сигналов вырабатывается множительным блоком 5 шестиразряд30 ным кодом (вес младшего разряда этого
" f0 кода равен 2 ) и поступает на входы одного из слагаемых выходного сумматоpа 4, на входы другого слагаемого которого с выходов 9 блока 8 поступает код
3)t1 пр . Поэтому на выходах выходного сумматора 4 будет вырабатываться код числа, определяемого выражением flpvs 1 + -ц Р .
7 7160 управления 22 - логический сигнал ц Q е
По этим сигналам множительный блок 5 вырабатывает произведение сигналов.
5 1
Ф л(2 ЯЧ 2 +2 Q )
11 " 23 где cl„ и — соответственно логический и весовой коэффициенты -ro раз-. ряда (1 «61 Й 5) Ко- 1О да фсщрр2 Uz6 - учитывает то, что при
Ц = 1 код второго сомножителя (т. е. код фдддр., которому 5 соответствует число и
Z ã („, g -<
1 =1 l ц Ми ъ+U Мп /+27L 2 ) =
- а1
С выходов 11 блока 8 код (одоп по-. ступает на одни из входов компаратора 6, на другие входы которого с выходов 16 коммутатора кодов 2 поступает код опт., По этим кодам компаратор 6 на выходе
1 9 вырабатывает логический сигнал /1, = 1, если Ц п = <щедр, и U
Перед началом цикла вычисления на выходах сумматора 4 вырабатывается код (SAIC, ), а на входах схемы формирования меток 18 — логические сиго палы ПМ 5 и ПМ 30, соответствующие углу сериа..
Цикл вычисления (преобразования) начинается с приходом от блока синхрони зации 21 на блок управления 22 стартимпульса, по которому блок управления
22 из последовательности тактовых импульсов блока 21 выделяет два первых импульса, следующих непосредственно после окончания старт-импульса. По первому из этих двух импульсов блок управления 22 генерирует импульс И1, по которому производится съем с преобразователи кода 6ЬА
После окончания импульса И1 блок управления 22 на выходе 23 вырабатывает управляющий сигнал так, что И23
=е 11. Поэтому на выходах коммутатора кодов устанавливается код приведенного угла, величина которого определяется выражением
При этом период частоты следования тактовых импульсов выбирается таким, что
Т= 21, где $ - период следования частоты . тактовых импульсов блока синхронизации 21.
Причем, так как преобразователь по коду фприв функционирует как комбинационная логическая схема, то быстро40 действие преобразователя будет определяться быстродействием элементной базы логических элементов, на которой выполнены коммутатор кодов 2, выходной сумматор 4, множительный блок 5, цифро- вой компаратор 6, элемент ИЛИ-НЕ 7, блок памяти 8 и блок формирования меток 18, а также глубиной задержки распространения сигналов с выходов коммутатора кодов 2 на выходы выходного сумматора 4 и блока формирования меток 18.
Зкономический эффект от использОвания предлагаемого преобразователя обус35
9 7160 за время, заключенное между окончанием импульса И 1 и началом очередного тактового импульса блока синхронизации 21
) все переходные процессы заканчиваются, . т. е. на выходах выходного сумматора 5
4 устанавливается код j005$, а на выходах схемы формирования меток 1 8логические сигналы ПМ 5 и ПМ 30, о соответствующее углу лрив
После установления переходных про- 10 цессов блок управления 22 .генерирует ,импульс И2, по которому производится съем с преобразователя кода 0055
Может оказаться, что только в момент действия импульсов И 1 или И2 на выходах 15 схемы формирования меток 18 выраба-,тываются сигналы ПМ 5 и ПМ 30, коо о торые соответствуют углу при "- P Поэтому блок управления 22 генерирует импульс ИЗ съема масштабных угловых меток ПМ 5 и ПМ 30 по И1, если о о а .„=, О, и по И2, если d.4 = 1. .После окончания импульса И2 цикл вычислений заканчивается, а очередной цикл начинается только с приходом от .блока синхронизации 21 на блок управления 22 следующего старт-импульса;
Таким образом, из вышеприведенного. следует, что длительность цикла вычислений преобразователя определяется выражением
42 10 ловлен его техническими преимуществами, указанными выше.
Формула изобретения
Функциональный преобразователь кода угла, содержащий датчик прямого и инверсного N -разрядного кода угла, выходы двух старших разрядов которого со-единены со входами сумматора, а прямые и инверсные выходы остальных разрядов соединены со входами коммутатора кодов, множительный блок, к первой группе входов которого подключены выходы младших разрядов коммутатора кодов, а к второй группе входов - первая группа выходов блока памяти, вторая группа выходов которого соединена с блоком формирования меток, а третья группа выходов - с первой группой 4 компаратора, вторая группа входов которого сое- динена с входами элемента ИДИ-HE u с выходами младших разрядов коммутатора кодов, выходы компаратора и элемента ИЛИ-НЕ соединены с другими входами блока формирования меток, блок управления, первый и второй входы которого соединены с блоком синхронизации, а третий axog - с вйходом одного из старших разрядов датчика прямого и инверсного И -разрядного кода угла, выход блока управления соединен с управляющим входом коммутатора кодов, и выходной . сумматор, отличающийся тем, что, с целью повышения быстродействия и точности преобразователя, выходы старших разрядов коммутатора кодов соединены с адресной группой входов блока памяти, четвертая группа выходов которого соединена с первой группой входов выходного сумматоре, вторая группа входов выходного сумматора соедипсна с выходами множительного блока, кор- ректирующий вход которого соединен с выходом блока управления.
Источники информации, принятые во внимание при экспертизе
1. Авторское свидетельство СССР
М 510717, кл. (3 06 F 15/34, 1974.
2. Авторское свидетельство СССР
Np 362448, кл. Н 03 К 5/156, 1 970 (прототип) .. 716042
"» Is» Составитель И, Назаркина Редактор А, Кравченко Texpeq p Легеза Корректор С. Шекмар Заказ 9528/43 " " Тираж 751 Подписное ЦНИИПИ Государственного комитета СССР по делам изобретений и открьггий 113035, Москва, Б-35, Раушская наб., и. 4/5 Филиал ППП Патент", г. Ужгород, ул. Проектная, 4
