Регенератор двоичных символов

 

Союз Советских

Социалистических Республик

О П ИС А НИ- Е

ИЗОБРЕТЕНИЯ

<п723785

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 1001,78 (21) 2568829/18-09 с присоединением заявки М (23) Приоритет—

Опубликовано 2503.80. Бюллетень В 11

Дата опубликования описания 280380 (51)М. Кл.

Н 04 1 7/02

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 621,394. . 662.? (088.8) (72) Автор изобретения

В.И.Платонов

Ленинградский институт авиационного приборостроения (71) Заявитель (54) РЕГЕНЕРАТОР ДВОИЧНЫХ СИМВОЛОВ

Изобретение относится к радиотехнике и может быть использовано в системах передачи дискретной информации широкополосными сигналами 5 по каналам с замираниями и рассеяни ем во времени.

Известен регенератор двоичных символов, содержащий соединенные по входу согласованные фильтры, выходы 1О которых через амплитудные детекторы соединены с входами обнаружителя, последовательно соединенные опорный генератор и делитель частоты, второй

ВхОд KQTopo1 o соединен с ВыхОдОм 15 блока управления коэффициентом деления, а первый выход соединен с одним входом решающего блока. непосредственно, а с другим входом через последовательно соединенные первый элемент задержки и интегратор, соответствующие выходы делителя частоты соединены с входом второго элемента задержки и первыми входами первого и второго KoHúþíêòoðoâ,âòoðoé25 вход первого конъюнктора соединен через инвертор с вторым входом второго конъюнктора, а также вычислитель разности, первый ключ и третий конъюнктор (1), M

Недостатком этого регенаратора является низкая помехоустойчивость.

Цель изобретения — повышение помехоустойчивости.

Для этого в регенератор двоичных символов введены умножители, четыре блока памяти, семь ключей и дополнительный вычислитель разности, причем выходы амплитудных детекторов через умножители, другие входы которых объединены и соединены с первым выходом обнаружителя, подключены к входам вычислителя разности, выход которого соединен с другим входом интегратора, выходы умножителей сое.динены соотВЕтственно через последовательно соединенные первый ключ, первый блок памяти и второй ключ, а также третий ключ, второй блок памяти и четвертый ключ . с одним входом дополнительного вычислителя разности, другой вход которого через соответствующие последовательно соединенные пятый ключ, третий блок памяти и шестой ключ, а также седьмой ключ, четвертый блок памяти и восьмой ключ соединен с входами второго и четвертого ключей, другие входы четвертого и седьмого ключей

723785 объединены и соединены с выходом второго конъюнктора, другие входы второго и пятого ключей объединены и соединены с выходом первого конъюнктора, при этом другие входы шестого ,и восьмого ключей объединены и соединены с выходом второго элемента задержки, вход которого соединен с первым входом первого конъюнктора, второй выход обнаружителя соединен

-с первым входом третьего конъюнктора, второй вход которого соединен с третьим выходом делителя частоты, а выход - с объединенными другими входами первого и третьего ключей, причем выход решающего. блока соединен с входом инвертора, а выход дополнительного вычислителя разности соединен с входом блока управления коэффициентом деления.

На чертеже изображена структурная схема регенератора.

Регенератор содержит соединенные по входу согласованные фильтры 1, 2, выходы которых через амплитудные детекторы 3, 4 соединены со входами обнаружителя 5, последовательно соединенные опорный генератор 6 и делитель 7 частоты, второй вход которого соединен с блоком 8 управления коэффициентом деления, а первый выход соединен с .входом решающего блока 9 непосредственно, а с другим входом - через последовательно соединенные первый элемент 10 задержки и интегратор ll, Второй выход делителя 7 частоты соединен с входом второго элемента

l2 задержки и объединенными первыми входами первого и второго конъюнкторов 13, 1 4. Второй вход первого конъюнктора 13 соединен через инвер тор 15 .с вторым входом второго конъюнкторà 14.

ВыхОды амплитудных детекторов

3, 4 через умножители 16, 17, другие входы которых объединены и соединены с первым выходом обнаружителя 5, подключены к входам вычислителя 18 разности, выход которого соединен с другим входом интегратора

11. Выходы умножителей 16, 17 соединены соответственно через последовательно соединенные первый ключ 19, первый блок 20 памяти и второй ключ

21, а также третий ключ 22, второй блок; 23 памяти и четвертый ключ 24 с одним входом дополнительного вычислителя 25 .разности, другой вход которого через соответствующие последовательно соединенные пятый ключ 26, третий блок 27 памяти и шестой ключ

28, а также седьмой ключ 29, четвертый блок 30 памяти и восьмой ключ 31 соединен с входами второго ключа

21 и.четвертого ключа. 24.

Другие входы четвертого 24 и седьмого 29 ключей объединены и соединены с выходом второго конъюнктора 14.

Другие входы второго 21 и пятого 26 ключей объединены и соединены с выходом первого конъюнктора 13. Другие входы шестого 28 и восьмого 31 ключей объединены и соединены с выходом второго элемента 12 задержки.

Второй выход обнаружителя 5 соединен с первым входом третьего конъюнктора 32, второй вход которого соединен с третьим выходом делителя

)Q 7 частоты, а выход — с объединенными другими входами первого 19 и третье— го 22 ключей. Выход решающего блока

9 соединен с входом инвертора 15, а выход дополнительного вычислителя

25 разности соединен со входом блока

8 управления коэффициента деления.

Регенератор работает следующим образом.

На вход подается сигнал, принимаемый на фоне. аддитивного флюктуационного шума, причем каждая посылка передается широкополосным сигналом S (1) или Я (2) ° Передаваемые сигналы ортогональны. Проходя согласованные фильтры 1 и 2, сигнал сжимается во

25 времени, происходит разделение лучей.

С выходов амплитудных детекторов

3 и 4 сигналы поступают на входы обнаружителя 5, а также на первые вхо3g ды соответствующих умножителей 16, 17, В те моменты времени, когда принимается решение о наличии сигнала (луча), на импульсном выходе обнаружителя 5 появляется единичный потен35 циал, который подается на первый вход третьего конъюнктора 32.

При этом на выходе обнаружителя

5 вырабатывается оценка амплитуды соответствующего луча, которая подается на вторые входы умножителей 16 и 17. Если сигнал (луч) в некоторый момент времени отсутствует или не обнаруживается, то оценка амплитуды на выходе обнаружителя 5 равна нулю.

45 Одновременно обнаружение импульсного сигнала и оценку его амплитуды можно осуществить, например, с помощью дискретных накопителей.

В случае флюктуирующих.лучей оцен5g ку текущей амплитуды с последующим обнаружением можно осуществить в каждом элементе временной дискрети— зации также с помощью фильтров Калмана.

В результате перемножения огибающей процесса на оценку амплитуды сильные лучи, усиливаются больше (подчеркиваются), а слабые — меньше (подавляются) ° После перемножения на оценку амплитуды сигналы вычитаются и 0 на выходе вычислителя 18 разности получается биполярный видеосигнал.

Мощности обнаруженных лучей суммируются в интеграторе 11. Таким образом, наличие умножителей 16 и 17, а также обнаружителя 5 позволяет от—

723785 делить сигналы лучей от тех временных интервалов, где присутствует только шум, а также осуществить весовое суммирование обнаруженных лучей, что повышает помехоустойчивость устройства. Решение о значении дискретного информационного параметра )()=+-1 принимается в решающем блоке 9 путем опроса один раз за такт состояния интегратора 11. Если в момент опроса напряжение на выходе интегратора 11 положительно, то принимается решение о том, что передан символ 1, при отрицательном выходном напряжении интегратора 11 принимается решение в пользу символа 0 (этому соответствует нулевой потенциал на выходе решающего блока 9) . Моменты регистрации символов (моменты опроса) определяются импульсами, следующими с периодом То и поступающим на второй вход решающего блока 9 с первого импульсного выхода делителя 7 частоты. Эти же импульсы через первый элемент 10 задержки поступают на второй вход интегратора 11 для его обнуления. Вероятность ошибочной регистрации символов минимальна, если н интервал интегрирования попадают сигналы лучей одной полярности, относящиеся к одному переданному символу. Это возможно, когда импульсы,. управляющие работой решающего блока 9 и обнуляющие интегра.тор 11, располагаются между последним лучом предыдущей посылки и пер ным лучем последующей посылки. При этом предполагается, что интернал рассеяния сигнала во времени Т меньше тактового интервала Т на некоторую защитную величину.

При появлении на импульсном выходе обнаружителя 5 очередного импульса обнаружения и отсутствии запрещающего (нуленого) потенциала на втором входе третьего конъюнктора

32, замыкаются ключи 19 и 22, а амплитуды процессов, действующих в эти моменты времени на выходах умножителей 16 и 17, запоминаются в первом 20 и втором 23 блоках памяти.

Один раз за такт на втором импульсном выходе делителя 7 частоты появ— ляется синхроимпульс, который, пройдя второй элемент 12 задержки, замыкает ключи 28 и 31. В эти моменты времени информации с выхода первого .

20 и второго 23 блоков памяти переписывается соответственно н третий

27 и четвертый 30 блоки памяти.

Таким образом, в моменты появления синхроимпульсов на выходах блокон

20 и 23 присутствуют напряжения, имевшие место в момент последнего обнаружения луча на текущем К-м такте, а на выходах блоков 27 и 30 присутствуют напряжения, имевшие место в момент последнего обнаруже. ния луча на предыдущем (К-1)-м такте. В качестве блоков памяти могут быть использованы, например, конденсаторы в цепи с малой постоянной времени заряда (меньшей, чем длительность элемента временной дискретизации) и большой посравнению с тактом постоянной времени разряда.

Опрос. состояния интегратора 11 в решающем блоке 9 и обнуление интегратора 11 происходит раньше на величину 0, чем на втором импульсном ныходе делителя 7 час15 тоты появляется очередной синхроимпульс„ временное положение которого и определяет текущую оценку

g (К) задержки первого луча (Кномер такта). Таким образом, к моменту появления синхроимпульса реше20 ние о значении информационного дискретного параметра 4 (t) уже принято и на выходе решакщего блока л

9 к моменту т- (К) устанавливается единичный или нулевой потенциал.

Единичный потенциал на выходе решающего блока 9 открывает конъюйктор 13, запирая через инвертор 15 конъюнктор 14. Нулевой потенциал на выходе решающего блока 9, наоборот, запирает конъюнктор 13 и открывает конъюнктор 14. Таким образом, синхронизирующий импульс, поступающий и в момент времени .с„(К) на первые входы конъюнкторов 13 и 14,появляется в зависимости от потенциала на ныходе решающего блока 9, либо на управляющих входах ключей 21 и 26, либо на управляющих входах ключей

24 и 29. В результате на входы дополнительного вычислителя 25 разности поступают либо напряжения с выходов первого 20 и третьего 27 блоков памяти, либо напряжения с выходов второго 23 и четвертого 30 блоков памяти.

45 Введем следующие обозначения.

Ч (Ю вЂ” напряжение на выходе первого (при g = 1) амплитудного детектора 3 или второго (при

g = 2) амплитудного "детек—

50 тора 4 в (,-м элементе в ременной диск ретиз ации на К-м такте;

С =i,2, „.,L,ãä L — количество элементов времейной дискретизации на тактовом интервале;

А ОО- оценка амплитуды входного процесса в Й-м элементе временной дискретизации на- К-м такте;

Л= Л®- номер дискрета, в котором последний раз произошло обнаружение луча на К-м такте °

Таким образом, в блоках 20 и 23 памяти на текущем К-м такте запоминаются величины Ц (К). Vg,(K), а в

65 блоках 27 и 30 памяти на К-м такте

723785

Формула изббретения

50

60

65 хранятся величины "и к l) Мц„(к 1). Оледовательно, в момент т (К), когда на втором импульсHQM выходе делителя 7 частоты появляется синхроимпульс замыкающий одну из пар ключей 21 и 26 или 24 и 29, на выходе дополнительного вычислителя 25 разности образуется сигнал коррекции сЛ(() =A„(K) V (K)-Ал(())Ч (К-1)

При формированйи сигнала коррекции и перезаписи информации из первого

20 и второго 23 блоков памяти соответственно в третий 27 и четвертый

30 блоки памяти импульсы обнаружения запрещаются с помощью конъюнктора

32 импульсами запрета, за счет чего состояние первого 20 и второго 23 блоков памяти остается неизменным.

В момент времени r<„(.<) Я производится опрос интегратора 11 с последующим его обнулением. В результате опроса в решающем блоке 9 принимается решение в пользу символа 1 . В результате этого решения в момент времени +, (к) на входы дополнительного вычислителя 25 разности поступают сигналы с выходов первого

20 и третьего 27 блоков памяти. При этом на выходе дополнительного вычис лителя 25 разности формируется отрицательный сигнал коррекции и ь()(К) =- R„N) V,„(К)-A„(K-() V „("-0, (z) так как в интервале (а .4 1) ) на выходе первого амплитудного детектора 3 действует только шум и в первый блок 20 памяти в моменты обнаружения ! записываются значения шумовой реализации, а в интервале t<<-0))((;) на выходе первого амплитудного детектора 3 действует смесь сигнала с шумом и в третий блок 27 памяти в момент с (к-1) переписывается случайная .величина, которая определяется суммар ным напряжением шума и сигнала третьего луча. и

В момент времени ((-)(i) $ ) при нимается решение в пользу символа (-1), на выходе решающего блока 9 устанавливается нулевой потенциал, под действием которого в момент п C (K.1) на входы дополнительного вычйслителя 25 разности поступают сиг налы с выходов в торо го 23 и четвертого . 30 блоков памяти. При этом также формируется отрицательный Сигнал к врекции ь0(К О-А,И.1) V 2ëй 1) Ха(R)V„(K) (3) Под действием сигнала коррекции оценка и (к) уменьшается, стремясь к С (k), т. е. задержка синхроимпульсов уменьшается, стремясь к задержке первого луча. При следовании;подряд нескольких посылок одного знака в идеальной ситуации нри отсутствии шумов и замирания

dU (к) =О, так как сигналы на двух соседних посылках одинаковы. В реальной же ситуации при следовании подряд нескольких посылок одно— го знака математическое ожидание сигнала коррекции равно нулю, т.е.

vn,foU(K)) =0 .

Очевидно, что в этом случае принимаемый сигнал не несет в себе синхронизирующей информации.

Таким образом, знак сигнала коррекции меняется при переходе через

,(К) . Описанная процедура формиро вайия дБ(К) рассматривается для слул л чая, когда С Я) ot (К) . При g Я) (<Т,(К) процедура формирования айалогична, при этом U(K) О.

Дисперсия ошибки оценки т (t) при фиксированном отношении сигнал/ шум определяется коэффициентом усиления блока 8 управления коэффициентом деления.

Из двух членов, стоящих в правой части выражения (1), при правильном обнаружении луча и разнополярных соседних посылках один член с точностью до оценки амплитуды представляет собой огибающую шума, а другой огибающую смеси (сигнал+шум).

Таким образом, в. предложенном регенераторе сигнал коррекции определяется в конечном итоге амплитудой сигнала (отношение сигнал/шум) в лучах.

Изобретение позволяет повысить помехоустойчивость регенератора двоичных символов, Регенератор двоичных символов, содержащий соединенные по входу согласованные фильтры, выходы которых через амплитудные детекторы соединены со входами обнаружителя, последовательно соединенные опорный генератор и делитель частоты, второй вход которого соединен с. выходом блока управления коэффициентом деления, а первый выход соединен с одним входом решающего блока непосредственно, а с другим входом — через последовательно соединенные первый элемент задержки и интегратор, соответствующие выходы делителя частоты соединены с входом второго элемента задержки и первыми входами первого и второго конъюнкторов,второй вход первого конъюнктора соединен через инвертор с вторым входом второго конъюнктора,а также вычислитель разности, первый ключ и третий конъюнктор, р т л и ч а ю шийся тем, что, с целью повышения помехоустойчивости введены умножители, четыре блока памяти, семь ключей и дополнительный вычислитель разности, причем

723785

Заказ 1011/1

Подписное

ЦНИИПИ

Тираж 729 выходы амплитудных детекторов через умножители, другие входы которых объединены и соединены с первым выходом обнаружителя, подключены к входам вычислителя разности, выход которого соединен с другим входом инте,гратора,выходы умножителей соединены соответственно через последователь- но соединенные первый ключ, первый блок памяти и второй ключ, а также третий ключ, второй блок памяти и четвертый ключ с одним входом допол нительного вычислителя разности, другой вход которого через соответствуйщие последовательно соединенные пятый ключ, третий блок памяти

-шестой ключ, а также седьмой ключ, четвертый блок памяти и восьмой ключ соединен с входами второго и четвер- того ключей, другие входы четвертого . и седьмого ключей объединены и соединены с выходом второго конъюнктора, другие входы второго и пятого ключей объединены и соединены с выходом первого конъюнктора,при этом другие входы шестого и восьмого ключей объединены и соединены с выходом второго элемента задержки, вход которого соединен с первым входом первого конъюнктора, второй выход обнаружителя соединен с первым вхо.дом третьего конъюнктора, второй вход которого соединен с третьим выходом делителя частоты, а выход с объединенными другими входами первого и третьего ключей, причем выход решающего блока соединен с входом инвертора, а выход дополнительного вычислителя разности соединен с входом блока управления коэффициентом деления, I

Источники информации, принятые во внимание при экспертизе

;Я 1, Авторское свидетельство СССР

9610313 кл. Н 04 Е 7/02, 1975.

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4