Арифметическое устройство

 

О П

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. саид-ву 9633016 (22) Заявлено 180777 (21) 2508087/18-24 (),ц. g>,2 с присоединением заявки ¹

G 06 F 7/38

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 15.0480. Бюллетень № 14

Дата опубликования описания 150480

t ($Q) /PE 681,327 (088 ° 8) (72) Автор изобретения

A.Ë,ÐåéõåHáåðã (71) Заявитель (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение отн >сится к области цифровой вычислительной техники, может быть использовано для аппаратной реализации вычисления функций.

В основном. изобретении (авт.св.

9633016) описано арифметическое уст» ройство, содержащее три сумматоравычитателя, пять регистров сдвига, блок анализа сходимости вычисления

:и блок управЛения. ВыходЫ блока управления соединены с управляющими входами регистров сдвига. Первые выходы первого, второго и тре- тьего регистров сдвига соединены соответственно с первыми входами первого, второго и третьего сумматоров-вычитателей, выходы которых соединены с первыми входами соответствующих регистров сдвига, вторые выходы второго и третьего регистров сдвига соединены соответственно с первыми входами четвертого и пятого регистров сдвига, выход четвертого регистра сдвига соединен с вторыми входами первого и второго сумма

25 торов-вычитателей, выход пятого реги- стра сдвига соединен с вторым входом третьего сумматора-вычитателя. Вход блока анализа сходимости вычйсления соединен с вторым выходом первого регистра сдвига, первый и второй выходы — с, соответствующими входами блока управления, а третий выход— с управляющими входами сумматороввычитателей (1).

Влок анализа сходимости вычисления содержит две. цифровые схемы сравнения выходы которых подключены соответствейно к входам триггеров,вы-.. ходы которых подключены соответственно к первым входам элементов И,вторые входы которых подключены к такто-.. вой шине, выходы элемейтов:И подключены соответственно к первому и второму выходам блока анализа сходимости вычисления. Входы схем сравнения и первый вход третьего элемента И являются входами блока анализа сходимости вычисления, второй вход третьего элемента И подключен к тактовой шине, выход третьего элемента И соединен через третий триггер к третьему выходу блока анализа сходимости вычисления, Недостатком этого устройства является его узкая специализация, так как оно предназначено только для вычисления частного.от деления .1. произведения двух аргументов на третий.

728127

Целью дополнительного изобретения является расширение функциональных возможностей путем вычисления одновременно с частным от деления произведения двух аргументов на третий, дополнительно частного от деления алгебраической суммы парных произведений из трех аргументов на третий и частного от деления квадрата первого аргумента на третий.

Поставленная цель достигается тем, что н арифметическое устройство по авт.св. 9633016 введены два сумматора-вычитателя и три регистра сднига, управляющие входы которых соединены с соответствующими выходами блока управления, управляющие входы 15 сумматоров-вычитателей соединены с третьим выходом блока анализа сходимости вычисления, выходы дополнительных шестого и седьмого регистров сдвйга соединены соответственно ;щ с первыми входами четвертого и пятого сумматоров-вычитателей., выходи которых соединены со входами соответственно шестого и седьмого регистров сдвига, выход пятого регистра сдвига соединен со вторым входом четвертого сумматора-вычитателя, второй выход седьмого регистра сдвига соединен с входом восьмого регистра сдвига, выход которого соединен со вторым входом пятого сумматбранычитателя.

Такое устройство за счет введения новых узлов и связей позвопяет расширить функциональные возможности. 35

На чертеже представлена структурная схема арифметического устройст"ва °

Арифметическое устройство содержит одноразрядные сумматоры-вычита- 4О тели 1-5 комбинационного типа, регистры сдвига 6-13, блок 14 анализа сходимости вычисления и блок 15 управления. Первые "выходы регистров сдви-. га 6-8 и 11-12 соедйнены с первыми входами соответственно сумматоров- 45 вычитателей 1-5, выходы которых собтветственно соединены с первыми входами регистров сдвига 6-8 и 11-12.

Второй выход первого регистра сдвига

6 соединен с входом блока 14 àíà- 5О лиза сходимости, первый и второй выходы которого соединены с входами блока 15 управления, а третий выход соединен с управляющими входами сумматоров-нычитателей 1-5. Вторые у выходы второго и третьего регистров сдвига 7 и 8 соответственно соединены с первыми входами четвертого и пятого регистров сдвига 9 и 10 . Выход регйстра сдвига 9 соединен с вторыми входами сумматоров-вычитателей

1 и 2. Выход регистра сдвига 10 соединен с вторыми входами сумматороввычитателей 3 и 4. Выходи блока 15 управления соответственно соединены . 65 с управляющими входами регистров сдвига 6-10, шестого и седьмого регистров сдвига 11 и 12 и восьмого регистра сдвига 13. Первый вход последнего соединен с вторым выходом регистра сдвига 12. Выход регистра сдвига 13 соединен с вторым входом сумматора-вычитателя 5.

Входами устройства являются: входы регистра сдвига 6 для первого аргумента Х, входы регистра сдвига

8 для второго аргумента У, входы регистра сдвига 7 для третьего аргументa Z. Входами устройства являются выходы: выходы регистра сдвига 8 — для функции ХУ/Z выходы регистра сдвига 11 — для функции (XZ + XY †YZ) /Z, Выходы регистра сдвига 12 — для функции Х 2/Z.

Первый выход регистров сдвига

6-13 является выходом от младшего разряда; второй выход — выходом от всех разрядов; первый входвходом старшего разряда, управляющий вход — входом сдвига.

Второй вход сумматоров-вычитателей 1-5 является упранляемым вхо- . дом, по которому может выполняться сложение .или вычитание, в зависи-. мости от сигнала, подаваемого на управляющий вход.

Блок 14 анализа сходимости вычисления предназначен для определения очередной цифры оператора q„ и ее изменения, а также определенйя момента равенства нулй содержания н регистре сдвига 6. Блок 14 состоит, например, из схем сравнения кодов, триггеров и логических элементов.

Блок 15 управления содержит, например, генератор тактовых импульсов, распределитель, счетчик и логические элементы. Блок 14 предназначен для синхронизации работы устройства и вырабатывает серии тактовых импульdos для сдвига и продвижения содержаний регистров сдвига 6-13 на соответствующие входы сумматоров-вычитателей 1-5.

В устройстве реализован итерационный процесс вычисления, основанный на одновременном решении системы раэностных рекуррентных соотношений, например, для двоичной системы счисления с фиксированной запятой;

Х =X-7. Х Х.-g 2. 2 . Х - 0.

0 111 1 1 1 и ф„=з1 ги Х. = 1 Р1 -4 чьи X. <О.

1 О= 1+1 = 1+91> .> 2И Х (о=Ч. Ч; „=Ч„. +ф1.Ч„2 Чд-

=ч.+f.ч 2 . Ч

О 1+1 1 1 1 Н

728127 где i- показатель порядкового номера итерации, показатель веса итерации, и- число разрядов аргумента.

Все рекуррентные соотношения вычисляются одновременно эа n+m тактов, где m — число дополнительных защитных разрядов для компенсации усечения чисел при сдвиге.

Вычисления указанных функций в арифметическом устройстве осуществляется следующим образом.

Первоначально в регистр сдвига

6 и 11-12 заносится значение аргумента X,â регистр сдвига 7 — значение аргумента 2, B регистр сдвига 8.— значение аргумента Y.Påãèñòðû сдвига .

9-10 и 13 устанавливаются в нулевые состояниa, Регистры сдвига 9-10 и 13 устанавливаются в нулевые состояния .

В начальной (нулевой) итерации тактовые импульсы с выхода блока 15 управления поступают только в регистры сдвига б и 9, содержания которых, равные Х и 2 соответственнор вычитаются в сумматоре-вычитателе 1.

Результат начальной итерации записывается с выхода сумматора-вычитателя 1 в освобождающиеся при сдвиге старшие разряды регистра сдвига 6 и продвигаются к его началу. В конце начальной итерации в регистре сдвига 6 находится значение Х-Z, В любой i-й итерации со.всех выходов блока 15 управления выдаются последовательности (серии) тактовых импульсов для сдвига на j-разрядов вправо от запятой содержаний регистров сдвига 9, 10 и 13 и продвижения содержаний регистров сдвига 6-13 на соответствующие входы сумматоров-вычитателей 1-5.

На первый выход сумматора-вычитателя 1 подается значение Х„ на вторые входы сумматоров-вычитателеф 1 и 2 подается значение

Z< 2- Р на первый вход сумматора.вйчитателя 2 подается значение Z

На первый. вход сумматора-вычитателя 3 подается значение У„., на вторые входы сумматоров-вычитателей 3 и 4 подается значение

Y-2 на первый вход сумматора.-выI читателя 4 подается значение U; .

На первый вход сумматора-вычитателя 5 подается значение V„, на второй вход — значение V< 2 .

На управляющие входы сумматороввычитателей 1-5 подается оператор

На вход блока 14 подается значение Х;. На первый вход регистра сдвига 9 подается значение Z..

На первый вход регистра сдвига 10 подается значение Y„ . На управляющие входы регистров. сдвига 6-13 подаются тактовые импульсы. Передача значений в регистры сдвига

9-10 производится только в конце каждой итерации. Результаты алгебраического суммирования в каждой итерации с выходов сумматоров-вы- читателей 1-5 записываются младшими разрядами вперед в освбождающиеся при сдвиге старшие разряды регистров сдвига 6-8, 11-12 соответственно и продвигаются к началу этих регистров сдвига. В конце каждой итерации (кроме начальной) в блоке 14 анализа сходимости формируется очередная (для следующей итерации) цифра оператора q„ ïî знаку содержания регистра сдвига б

20 путем установки триггера в блоке

14 в соответствующее состояние.При значении q.= +1 в сумматоре-вычитателе 1 выполняется вычитание,в Суммато1 рах-вычитателях 2-5 выполняется

25 слож нне

При. значении и; = -1 режим работы сумматоров-вычйтателей заменяется на обратный. В блоке 14 определяется момент изменения знака содерЗ0 .жания регистра сдвига 6 (т.е. изменение значения оператора q„), и при его изменении на блок 15 уйравления выдается сигнал перехода к следующему весу итерации j, увеличенному на единицу (т,е, к величине сдвига значений в регистрах сдвига 9, 10 .и 13) . Определение изменения знака производится путем сравнения значений с „ и су; . При неизменном» знаке сдвиг в,регйстрах сдвига 9, 40 10 и 13 осуществляется на.прежнее . число разрядов. В блоке 14 анализа сходимости проверяется также условие Х„+1 = О, и при его выполнении в блок 15 управления выдается сиг45 нал останова, так как процесс вычис ления закончен, и тактовые импульсы на следующей итерации не выдаются.

При этом в регистре сдвига 7 содержится значение первогб аргумента Х, в регистре сдвига 8 содержится значение функции XY/Z,â регистре сдвига 11 содержится значение функций (XY +

+ XZ. — YZ)/Z в регистре сдвига 12 содержится зйачение функции Х /Е.

В таблице приведен пример вычисления указанных, функций в данном арифметическом устройстве для значений аргументов: Х =. 0,5, Y = 0,25, Е = 0,125.

728127

Х = 0,37

00025

0 0

+1 0,25

+1 . 0,5

0,75

0,5

1,0

1 25

1,0

2,0

Мак видно иэ таблицы, время вычисления для этого случая определяется тремя итерациями и равно

45 двоичных тактов для 12-разрядной сетки устройства (с учетом трех дополнительных разрядов) . Максимальное время вычисления одновременно всех укаэаннйх Функций в тактах равно Т„„,„„» и (n+m)+m..

С умейьшенйем значения "аргуМей-та Z время вычисления увеличивается. ОднаКо достоинством данного арифметического устройства является отсутствие ограйичения на пре-. делы изменения аргументов. Благодаря асинхронному режиму работыустройства (прекращению процесса . вычисления при нулевом содержании в регистре сдвига б) для большинства значений аргументов время вычйсления меньше максимального : значения.

Моделирование работы устройства йоказало,что для подавляющего большинства значений аргументов выигрыш составляет не менее 5-8 итераций.

Быстродействие данного устройства даже для наихудшего случая значительно å, чем у аналогичйьй известных технических решений с сопоставимыми аппаратурными затратами, так как время вычисления одновременно трех указанных функций в одйоМ итерационном пррцессе меньше времени вычисления даже одной изних традиционными последовательными средствами. Таким образом данное устройство имеет выигрыш в быстродей- -ствии, что дает возможность по высить производительность вычисле- ний в управляющих или вычислительных комплексах.

1 Формула изобретения

Арифметическое устройство по авт.св. 9633016, о т л и ч а ю щ е е20 с я тем, что, с целью расширения функциональных возможностей за счет реализации функции деления суммы парных произведений из трех аргументов на третий аргумент, оно содержит 5 два сумматора- вычитателя и три ре- гистра сдвига, управляющие входы которых соединены с соответствующими выходами блока управления, управляющие входы сумматоров-вычитателей соединены с третьим выходом блока анализа сходимости вычисления, выходы дополнительных шестого и седьмого регистров сдвига соединены соответственно с первыми входами четвертого и пятого сумматоров-вычитателей, выходй которых соединены со входами соответственно шестого и седьмого регистров сдвига, выход пятого регистра сдвига соединен со вторым входом четвертого сумматора40 вычитателя, второй выход седьмого регистра сдвига соединен с входом восьмого регистра сдвига, выход которого соединен со вторым входом пятого сумматора-вычитателя.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9633016, кл, G 06 F 7/38, 1975.

728127

Составитель A.Рейхенберг

Техред C ..Мигай Корректор Е.Папп

Редактор Н.Белявская

Филиал ППП Патент,, r. Ужгород, ул. Проектная, 4

Заказ 1139/48 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5