Устройство для преобразования двоичного кода в вероятностно- импульсную последовательность

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

»»734666 (61) Дополнительное к авт. свид-ву— (22) Заявлено 23.01.78 (21) 2571874/18-24 с присоединением заявки №(23) Приоритет— (51) М.К .

G 06 F5/00

Гее дарстееииый комитет

СССР

Опубликовано 15.05.80. Бюллетень № 18

Дата опубликования описания 15.05.80 иа делам изобретеиий и открытий (53) УДК 681.3 (088.8) (72) Авторы изобретения

Ю. Ф. Сергеев, А. В. Исаков, Л. Я. Лапкин и Г. С. Королев (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО КОДА

В ВЕРОЯТНОСТНΠ— ИМПУЛЬСНУЮ ПОСЛЕДОВАТЕЛЬНОСТЬ

Изобретение относится к вычислительной технике и может быть применено в цифровых системах управления для построения вероятностных вычислительных устройств, оперирующих с псевдослучайными последовательностями импульсов.

Известно устройство для преобразоваНия двоичного кода в псевдослучайные последовательности, содержащее схему сравнения, генератор импульсов, регистр исхрдного числа, логический блок и элемент

ИЛИ (1).

Недостатком этого устройства является низкое быстродействие, связанное с необходимостью проведения большого числа статистических испытаний.

Наиболее близким по технической сущности к предложенному является преобразователь двоичного кода в вероятностно-импульсную последовательность, содержащий сдвиговый регистр с обратной связью, регистр преобразуемого кода, группу элементов И, элемент ИЛИ, входы которого соединены с выходами элементов И группы, первые входы которых соединены с группой выходов регистра преобразуемого кода. Кроме того, это устройство содержит многовхо2 довый логический блок, входы которого соединены с выходами сдвигового регистра с обратной связью, а выходы — с входами группы элементов И (2).

Недостатком известного устройства является его сложность, связанная с наличием логического-блока, быстрый рост количества аппаратуры при увеличении числа разрядов преобразуемого кода, большое число связей между сдвиговым регистром с обратной связью и логическим блоком, слож10 ность перестройки устройства и относительно невысокое быстродействие.

Цель изобретения — упрощение устройства и повышение регулярности его структуры

Указанная цель достигается тем, что в устройстве вместо многовходового логического блока используется управляемый сдвиговый регистр управляющий вход которого соединен с выходом сдвигового регистра с обратной связью, вход записи первого раз2О ряда управляемого сдвигового регистра соединен с источником сигнала логической единицы, информационный вход и входы записи остальных разрядов управляемого сдвигового регистра соединены с источником сиг734666 нала логического нуля, а выходы управляемого сдвигового регистра соединены со вторыми входами группы элементов И.

На фиг. 1 представлена блок-схема устройства.

Схема устройства содержит сдвиговый регистр 1 с обратной связью, управляемый регистр 2 сдвига, группа 3 элементов И, регистр 4 преобразуемого кода, элемент 5

ИЛИ.

Двоичный код преобразуемой величины записывается в регистр 4 (старше разряды на фиг. 1, 2 в левой части регистра), в котором хранится до окончания полного цикла преобразования. Последовательность максимальной длины (М-последовательность), формируемая на выходе сумматора (или сумматоров) по модулю 2 в цели обратной связи регистра 1, потактно поступает на вход этого регистра и на управляющий вход управляемого регистра 2 сдвига. Управляемый регистр 2 сдвига работает следующим образом.

f5

В начальный момент времени в него записывается код 1000...0, если в процессе работы на его управляющем входе появляется сигнал, соответствующий уровню логического нуля, то регистр работает в режиме сдвига, продвигая потактно «1» вправо (при этом левая часть регистра, заполняется «О»), если же на управляющем входе появляется сигнал, соответствующий уровню логической единицы, то регистр 2 работает в режиме записи параллельного кода (в данном случае кода 1000.0). На выходе первого разряда регистра 2 формируется псевдослучайная последовательность с вероятностью появления «1» р(1) = z (М-последовательность). На выходе каждого последующего разряда вероятность появления

«1» уменьшается вдвое по сравнению с вероятностью появления «1» на выходе предыдущего разряда. В произвольный момент вре-40 мени «1» может появиться только на одном из разрядных выходов регистра 2. Таким образом, последовательности, формируемые на разрядных выходах этого регистра, ортогональны, что определяет несовместность

45 потоков, формируемых на выходах вентилей 3, подключенных ко входам логического элемента 5 ИЛИ. Выход элемента 5 является выходом устройства. Управляющий входь регистра 2 может быть подключен к любому разрядному выходу регистра 1 с 56 обратной связью, так как последовательности максимальной длины (М-последовательности), формируемые на этих выходах, отличаются друг от друга только сдвигом фаз.

Пример. пусть разрядность устройства 55

n=5. На фиг. 2а приведены состояния сдвигового регистра с обратной связью (характеристический многочлен 1(х) = 1+ х + х ) на всем цикле преобразования (начальное состояние 11111) . На фиг. 2б приведены состояния управл:емого регистра сдвига (программная матрица состояний) . Начальное состояние регистра 10000. В первой графе на фиг. 2в указано дискретное время в тактах. Так как работа всего устройства происходит потактно, то эта графа относится к а, б, в (на фиг. 2а, б графи для простоты не показаны) . В остальных графах на фиг. 2в приведены выходные последовательности преобразователя для трех произвольных величин х;, х>, х „ пятиразрядные коды которых приведены в строках на фиг. 2г (старшие разряды кодов слева) . Сумма импульсов («единицы») в выходной последовательности численно равна соответствующей преобразуемой величине х i, х, х . Программные матрицы на выходе блоков 2 в известном и предлагаемом устройстве полностью совладают.

По сравнению с известным устройством рост количества оборудования, необходимого для реализации управляемого регистра (заменившего логический блок), с увеличением разрядности происходит строго линейно. Ниже приведены оценки затрат оборудования, необходимого для реализации блоков 2 предлагаемого и известного устройств для трех значений разрядности п, = 8, и = 12, и = 16. Затраты оборудования определены методом доведения функциональных схем блоков 2 до принципиальных с использованием микросхем расширенной 133 серии, и составляют: и =-8 Спр — — 2 Сц -— — 6 й. = 12 Сдр — — 3 Сц =9 из=16 С р=4 Сыз=15, где С пр — затраты оборудования на блок 2 предлагаемого устройства в корпусах микросхем 133НР1;

С цз — затраты оборудования на блок 2 известного устройства в корпусах ми кросх ем 1ЗЗЛ А1 — 133ЛА4, 133ЛИ1, 133ЛН1.

Число связей между блоками 1 и 2 в предлагаемом устройстве доведено до одной (вместо 2n — 1 в известном). Это имеет особое значение, если принять во внимание, что блок 1 (генератор псевдослучайных чисел) обычно в приборах общий, а блоков, формирующих последовательности кратных ортогональных частот, может быть несколько в зависимости от количества преобразуемых величин. При этом, если необходимо, чтобы результирующие вероятностно-импульсные последовательности были некоррелированы, в предлагаемом устройстве достаточно обеспечить нужный сдвиг М-последовательностей, гюступающих на управляющие входы регистров 2, друг относительно друга.

В известном устройстве это осуществляется сложнее, так как возникает необходимость анализа всех (2п — 1) к связей между блоком

1 и логическими блоками 2 (к — число преобразуемых величин) .

734666

6 довательность, содержащее сдвиговый регистр с обратной связью, регистр преобразуемого кода, группу элементов И, элемент

ИЛИ, входы которого соединены с выходами группы элементов И, первые входы которых соединены с группой выходов регистра преобразуемого кода, отличающееся тем, что, с целью упрощения устройства, оно содержит управляемый сдвиговый регистр, управляющий вход которого соединен с выходом сдвигового регистра с обратной связью, вход записи первого разряда управляемого сдвигового регистра соединен с источником сигнала логической единицы, информационный вход и входы записи остальных разрядов управляемого сдвигового регистра соединены с источником сигнала логичеси кого нуля, а выходы управляемого сдвигового регистра соединены со вторыми входами элементов И группы.

Предлагаемое устройство имеет более вы сокое быстродействие по сравнению с извест ным. Время формирования сигнала на вы ходе блока 2 (в одном такте) в предлагае мом устройстве (Т„) определяется выраже нием. ç

T„> — — — — — =e, хгде ee — время, необходимое для сдвига ре гистра 2 на один разряд; — время, необходимое для записи в регистр 2 кода 1000...0.

Время формирования сигнала на выходе блока 2 в известном устройстве:

Тмз = с + A.b. где 1 — время, необходимое для сдвига ре гистра 1 на один разряд вправо лЮ.— задержка распространения сигна ла в логическом блоке 2.

Таким образом, Т (Тц .

Схемная простота, высокая регулярность структуры, высокое быстродействие дают возможность создания специальнои микросхемы, подобной микросхеме 133ИЕ8 (но принятые во внимание при экспертизе с иными функциональньгми возможностЯми), ° 1 Авто ское свидетельство CCCP гю

В одной или нескольких сериях интегральных )ц 40 1 993 G 06 F 5/02 1 973 микросхем. 2. Ерухимович В. М., Шпильберг А. Я.

Формула изобретения Способ получения псевдослучайных последовательностей с заданной средней частоУстройство для преобразования двоич- 2 той появления импульсов. Сб. «Приборы и ного кода в вероятностно-импульсную после- системы автоматики» 1970. вып. 14 изд. ХГУ.

Вход

Puz./

734666

»/» р»

Хю

00 фиг. 2

Составитель М. Аршавский

Редактор О. Колесникова Техред К. Шуфрич Корректор М. Пожо

Заказ 2221/11 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

/ о о

/ о

/ о о о о о о о ./ о

/ о

/ о о о ./ ./ ./ ./ о

/ о о

О

/ о

/ о о ./ о

0 о

/

С

/ о о о ./ о

0 ./ о о о

0

О о а

/ о о

0 о б

/ о

0 о о о б о о

0 о

0 о о о

0 о

0 о о о

0 о о о о о о

/ о о о о о о о

0

0 о о о

0 о

0 о о

О о о

0 о о о о о

/ о о о о о о о о б о

0 о о о

0