Система передачи и приема сообщений

 

О-Л "И"-ЮА-Н И Е

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик ii 734781

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к явт. свид-ву (22) За«леио 27.05.77(21) 2490277/18-24

{5) )M. Кл.

G 08 С 19/28

G 08 С 15/06 с присоединением заявки ¹

Гееударстввикык камитет (23) Приоритет

II0 делам изобретений и открытий

Опубликовано 15.05.80. Бюллетень №18

Дата опубликования описания 16.05.80 (53) УДК 621. . 3 98 (088.8) (72) Автор изобретения

P. Т. Сафаров (7! ) Заявитель (54) СИСТЕМА ПЕРЕДАЧИ И ПРИЕМА

СООБЩЕНИЙ

Изобретение относится к технике связи и телеметрии.

Известны устройства для сжатия данных путем дельта-модуляции (1), содержащее коммутатор, преобразователи, логические элементы. В этом устройстве в линию связи передают дельта-посылки т. д, а для уменьшения ошибок накопления периодически посылают П-значные кодовые сигналы, отображаюшие полные то значения выборок. Недостатком устройства является появление ошибок перегрузки.

В другом устройстве для сжатия сообшения используются синхронизатор, ком-, мутатор каналов, преобразователь аналог-цифра, блок сокращения избыточности, а также блоки кодирования времени и адреса. Поток существенных выборок, наделенных адресной и временной информацией, записывается в старт-стопном запоминающем устройстве $2j.

Наиболее близким по технической сущности к предложенному является сис2 тема передачи и приема сообщений З), содержашая на передающей стороне коммутатор каналов, входы которого подключены к входам системы, синхронизируюший вход - к первому выходу сии хронизатора, второй выход которого и выход коммутатора каналов соответственно соединены с первым и вторым входами аналого- цифрового преобразователя, преобразователь параллельного кода в последовательный, выход которого через канал связи подключен на приемной стороне ко входу преобразователя последовательного кода в параллельный.

К недостаткам известных устройств

l относится формирование неравномерного потока сушественных выборок, которые должны наделяться адресной частью и привязываться к временной шкале. чтя выравнивания этого потока требуется .буферное заломинаюшее устройство.

Для значительного числа сообщений частота дискретизации обычно выбираетз 73478 ся завышенной. При этом Р (=O) > Р (Ь =+1) ) P (а =+2),..., где Р (а =О) вероятность того, что для данного процесса приращения между соседними выборками 0 / 1/<1, для P (h =+1) величина 14/й/(2 и т.д. В этом случае можно сжимать объем цифрового сигнала путем преобразования и-разрядных слов (кодовых комбинаций), отображающих значения выборок, а (и-1)-разрядные при погрешности квантования

6 <6 кь„кв< 6 в„.4, где бкв и б в„„среднеквадратические погрешности соответственно для n =U(tl-1) — разрядного кодов. Указанное сжатие объема сигнала можно реализовать как в синхронных, так и в асинхронных системах.

Во втором случае преполагается, что асинхронный поток г1 -разрядных выборок получается после сжатия с использованием экстраполятора нулевого порядка, если ширина зоны допустимых отклонений исходного сообщения л () относительно последней существенной выборки з =1.

Iles ю изобретения является повышение информативности и надежности систе мы.

Указанная цель достигается тем, что в систему на передающей стороне . введены блоки ключевых элементов, преобразователь сигнала, элемент ИЛИ и триггер, счетный вход которого соединен с третьим выходом синхронизатора. Ин35 версный и прямой выходы триггера подключены к управляющим входам соответственно первого и второго блоков ключевых элементов 11 -1 выходов анаэ

40 лого-цифрового преобразо ателя соединены с информационными входами первого и второго блоков ключевых элементов, ll-Й выход подключен к соответствующему входу второго блока ключевых элементов;

A-1 выходов первого и и выходов второго блоков ключевых элементов подключены соответственно к первым входам

h-1 элементов ИЛИ и к и входам преобразователя сигнала и -1 выходов э

$0 которого соединены со вторыми входами П -1 элементов ИЛИ, выходы которых подключены ко входам преобразователя параллельного кода в последова.— тельный; на приемной стороне введены

55 блок задержки, сумматор, блоки элементов И, инвертор, элементы ИЛИ и блок анализа, первые входы которого, первые входы сумматора, д -1 входов первого

1 Д блока элементов И и блока задержки подключены к выходам преобразователя

1последовательного кода в параллельный, выходы блока задержки соединены со вторыми входами блока анализа и сумматора, выходы которого подключены ко входам второго блока элементов И, управляющий вход которого и вход. инвертора соединены с выходом блока анализа, выход инвертора подключен к уп равляющему входу первого блока элементов И, г -1 выходов которого и второго блока элементов И соединены с соответствующими входами элементов И, выходы которых и и -й выход второго блока элементов И подключены к выходам системы.

Блок анализа содержит группы элементов равнозначности, элементы И и

ИЛИ, группу элементов И, инверторы, вь.— ходы которых соединены с первыми входами элементов равнозначности первой группы, вторые входы которых и первые входы элементов равнозначности второй группы подключены ко вторым входам блока анализа. К первым входам блока анализа подключены входы инверторов и вторые входы элементов равнозначности второи группы, выходы которых соединены через элемент И с управляющим вхс дом элемента ИЛИ. Выходы элементов равнозначности первой и второй групп подключены к соответствующим входам группы элементов И, выходы которых соединены с и -1 входами элемекга ИЛИ, выходом подключенного к выходу блока анализа.

Видеотракт предлагаемой системы передачи сообщений состоит из передающей стороны (фиг. 1) и приемной стороны (фиг. 2).

Передающая сторона (фиг. 1) содержит синхронизатор 1, коммутатор 2 каналов, аналого-цифровой преобразователь

3, блоки 4 и 5 ключевых элементов (первый и второй), триггер 6, преобразователь 7 сигнала, элементы ИЛИ 8-10) преобразователь 11 параллельного кода в последовательный.

Приемная сторона (фиг. 2) вклк чает в себя преобразователь 12 последовательного кода в параллельный, блок анализа 13, блок задержки 14, сумматор

15, первый блок 16 элементов И, инвертор 17, второй блок 18 элементов И, элементы ИЛИ 19-21. Блок анализа 1З содержит инверторы 22-24, элементы равнозначности 25-27 первой группы, 4781 6

5 73 эпементм И 28-30, эле менты равнознм<ности 31-33 второй группы, элемент

И 34, элемент ИЛИ 35.

Рассмотрим работу системы. Преобразователь 3 формирует и -разрядные сигналы с постоянной частотой F

С той же частотой перебрасывается триг гер 6. С выхода преобразователя 3

O-разрядный сигнал поступает в блок

5 ключевых элементов, ключи которого отпираются сигналами с прямого выхода триггера 6. Этот же сигнап, но без последнего младшего раизряда, подается в блок 4 ключевых элементов, ключи которого отпираются сигналами с инверсного выхода триггера 6. Выход блока 5 связан с преобразователем 7, в котором из и -разрядного сигнала фор.лируется (и -1)-разрядный сигнал. Если входной сигнал содержит в младшем разряде О, то эта посылка отбрасывается. Если посылка младшего разряда 1, то, добавляя к числу, которое отображается этим сиг налом, единицу, получают новый сигнал с нулем в младшем разряде, а затем посылку младшего разряда отбрасывают.

На выходе передающей стороны попучается поток чередующихся (n -1)-разрядных сигналов, поступающих с выхода блока

Ф и. преобразователи.

Принятые (n -1)-разрядные сигналы с помощью преобразоватепя 12 (фиг. 2) преобразуются в параллельную форму.

Затем эти цифровые сигналы подаются параллельно на первую группу входов блока 13 анапиза, сумматора 15, блс ка 18 элементов И и блока задержки 14 с выхода которого сигнал подается на вторую группу входов сумматора 15 и блока 13 анализа. В сумматоре 15 прямой и задержанный на период повторения сигналы суммируются и формируются п-разрядные сигналы. В блоке 13 анализа путем сравнения прямого и задержанного сигналов вырабатывается сигнал соо ветствия, который равен 1", если разность двух (g-1)-разрядных сигналов не превышает единицы младшего разряда.

Если разность больше единицы младшего (>-1)-разрядного сигнала, то вырабатывается сигнал "О".

Сигнал "1 отпирает блок 16 элементов И, через который проходит г1 -разрядный сигнал сумматора 15. Этот же сигнал через инвертор 17 поступает в блок 18 элементов И, который при этом остается запертым. Сигнал О, пройдя через инвертор 17, отпирает

40 .45 и

55 блок 18 через который проходит (g -1)разрядшлй сцгна, полученный на выходе преобра.зоватьля 12. Ввиду того, что при управляющем сигнале блока 13, равном О, блох 16 заперт, то (n -1)разрядный сигнал с выхода блока 18 .поступает поразрядно на элементы ИЛИ 19-21 и проходит через нж на выход системы.

Младший «азряд выходного г1-разрядного сигнала при этом получается равным нуЛЮ.

Уменьшение объема сигнала за счет перехода к (n -1)- значным кодовым сигналам ведет к возрастанию дисперсии ошибок квантования в 4 раза, в предложенной системе осуществляется уменьшение объема сигнала при передаче коррепированных выборок путем перехода к (n-1)-значным кодовым сигналам с погрешностью квантования .меньшей, чем дпя (A -1) значного кода.

При коррелированности выборок для дискретно-квантованного сообщения вероятности P (h. =О) > P (а=+1))Р (й=+2)>... т.е. вероятность нулевого приращения . квантованной выборки относительно предыдущей больше вероятности приращения на величину, равную шагу квантования (11 =«1) и т.д. В предложенной системе могут быть реализованы различные алгоритмы преобразованич (n -1)-значных кодовых сигналов, отображающие величины выборок, например, поочередным преобразованием в (n -1) чначные сигналы двумя методами, используя различные преобразователи из и-в (и -1)-значные сигналы. Первый метод применяют по отношению к четным выборкам (по порядку их следования), а второй — к нечетным. Первый — связан с отбрасыванием посылки младшего разряда о--разрядного сигнала независимо от его качества. При втором методе такую же операцию производят с сигналами, оканчивающимися нулевой посылкой, а к сигналам, оканчивающимся единичной посылкой, перед отбрасыванием посылки младшего разряда добавляют по модулю вторую единицу.

На приемной стороне сравнивают между собой два соседних (n -1)-разрядных сигнала, дпя чего один из них задерживают на величину, равную его длительности.

В случае их равенства или отличия на единицу младшего (n -1)-разрядного сигнапа производят суммирование по модулю два этих двух сигналов с представлением текущей выборки в виде -разрядно8 той же скорости уменьшить диспердля реальных ка10

20

30

7 734 го сигнала. В случае, когда абсолютное значение разности указанных сигналов больше единицы, младшего разряда, к незадержанному (Q -1)-разрядному cHrnally добавляют нулевой младший разряд и этот сигнал принимают за текущую выборку с добавлением нулевого младшего разряда. Кроме того, используя другой преобразователь и - значных разрядов в (o -1)-яначные разряды и уточняя логическую схему блока анализа, можно реализовать следующий алгоритм передачи и приема сообщений, в котором с целью дополнительного уменьшения ошибок квантования на передающей стороне определяют знаки приращений двух соседних выборок; выборки с нулевым младшим разрядом преобразуют в (n-1)-разрядные сигналы отбрасыванием посылки младшего разряда независимо от знака разности 1 -й и (1 -1)-й выборок; аналогичное преобразование производят над выборками с единичной посылкой младшего разряда, если знак разности i -й и (I -l)-й выборок меньше нуля„если знак разности ) -й и (i -1)-й выборок больше нуля, то к выборке с единичной посылкой младшего разряда сначала добавляют единицу, а затем отбрасывают последний разряд; если знак разности

I -й и (1 -1)-й выборок равен нулю, то при знаке разности (1 -1)-й и (i -2)-й выборок меньшем нуля i -ю выборку преобразуют в (0 -1)-разрядный сигнал с предварительным добавлением единицы, а при разности (i -1)-й и (-2)-й выборок большей нуля 1 -ю выборку преобразуют в (A -1)-разрядный сигнал без добавления единицы; если знаки приращений в соседних точках равны нулю, то выборки преобразуют в (A -1)-разрядные сигналы поочередно с добавкой и без добавки единицы.

Предлагаемая система по сравнению с циклической системой передачи информации обеспечивает более высокую скорость передачи информации (0 - †1- 4

P83) °

По сравнению с прототипом данная система позволяет вести циклическую ( передачу, она не требует применения на передающей стороне буферного запоминающего устройства и адресации цифровых сигналов.

Сйстема особенно эффективна при передаче коррелированных выборок. Кроме того, увеличение длительности посы781 лок (при сохранении передачи) позволяет сию шумовой ошибки налов в 3-20 раз.

Формула изобретения

1. Система передачи и приема сообщений, содержащая на передающей стороне коммутатор каналов, входы котсрого подключены ко входам системы, синхронизирующий вход — к первому выходу синхронизатора, второй выход которого и выход коммутатора каналов соответственно соединены с первым и вторым входами аналого-цифрового преобразователя, преобразователь параллельного хода в последовательный, выход которого через канал связи подключен на приемной стороне ко входу преобразователя последовательного кода в параллельный, отличающаяся тем,что,с целью повышения информативности и надежности системы, в нее на передающей стороне введены блоки ключевых элементов, преобразователь сигнала, элементы ИЛИ и триггер, счетный вход которого соединен с третьим выходом синхронизатора, инверсный и прямой выходы — подключены к управляющим входам соответственно первого и второго блоков ключевых элементов, -1 выходов аналого-цифрового преобразователя соединены с информационными входами первого и второго блоков ключевых элементов, 1-выход подключен к соответствующему входу второго блока ключевых элементов, и -1 выходов первого и О выходов второго блоков ключевых элементов под,ключены соответственно к первым входам A -1 элементов ИЛИ и к и входам преобразователя сигнала, и -1 выходов которого соединены со вторыми входами и-1 элементов ИЛИ, выходы которых подключены ко входам преобразователя параллельного кода в последовательный; на приемной стороне введены блок задержки, сумматор, блоки элементов И, инвертор, элементы ИЛИ и блок анализа, первые входы которого, первые входы сумматора, п -1 входов первого блока элементов И и блока задержки по ключены к выходам преобразователя последовательного кода в параллельный, выходы блока задержки соединены со вторыми входами блока ,анализа и сумматора, выходы которого подключены ко входам второго блока элеИсточники информации, принятые во внимание при экспертизе

15 1. Авторское свидетельство СССР № 482910, кл. Н 04 J 3/16, 1972.

2. Авторское свидетельство СССР

¹ 215267, кл. Н 04- В 3/00, 1967.

3. Авторское свидетельство СССР

Zo № 237459, кл. G 08 С 19/28, 1968. (прототип}.

9 7347 8 ментов И, управляющий вход которого и вход инвертора соединены с выходом блока анализа, выход инвертора подключен к управляющему входу первого блока элементов И, о -1 выходов первого и второго блоков элементов И соединены с соответствующими входами элементов

ИЛИ, выходы которых и-и -й выход второго блока элементов И подключены к выходам системы. о

2. Система передачи и приема сообшенийпоп. 1, отли-rаюшая— с я тем, что блок анализа содержит группы элементов равнозначности, элементы И и ИЛИ, груплу элементов И, инверторы, выходы которых соединены с первыми входами элементов равнозначности первой группы, вторые входы которых и первые входы элементов равнозначности второй группы подключены ко вторым входам блока анализа, к первым

1 10 входам которого подключены входы инверторов и вторые входы элементов равнозначности второй группы, выходы которых соединены через элемент И с управляющим входом элемента ИЛИ, выходы элементов равнозначности первой и второй групп подключены к соответствующим входам группы элементов И, выходы которых соединены с и -1 входами элемента ИЛИ, выходом подключенного к выходу блока анализа.

ЦНИИПИ Заказ 2093/53 Тираж 682 Подписное

Филиал ППП "Патент, r. Ужгород,.ул. Проектная, 4