Цифровой синхронизатор

 

Союз Советских

Социалистических

Республик

ОПMCAII-IIHЕ

ИЗОБРЕТЕНИЯ

Ф

Й у < Й Уз

J

I (61) Дополнительное к авт. свид-ву (22) Заявлено 220278 (21) 2582583/24-07 с присоединением заявки к(о (23) Приоритет

И 02 1 3/4?

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 2-,0580 Бюллетень Н9 19 (53) УДК 82.1. 31Ь,, 729 (088„8) Дата опубликования сп =сания 370580

И, Д. Бухти яров, А, С, Виксман, Н, И. Григоров, )0, И, Егоров, A.M Зазнобин, Б,Т. Кононов, А,А, Призенцов, B.3. Ройк и й.F,. Перковный (72) Авторы изобретения (7) ) Заявитель (54) ПИфРОВ0й

Изобретение относится к электроэнергетике и может быть использовано в энергосистемах для автоматического включения синхронных генераторов на параллельную работу.

Известно устройство для cE:Hхронизации синхронных генераторов„ содержащее формирователь импульсов,, подключенный на напряжение генераторов, к выходу которого подключен блок контроля разности фаз частот напряжений и выходной блок включения 11).

В известном устройстве блок контроля разности фаз и частот состоит из счетчика разности фаз, дешифра- 15 тора фиксированных значений разности фаз, счетчика разности частот,де" шифратора фиксированного значения разности частот и схемы антисовпадения на выходе, Синхронизатор выра- 20 батывает команду на включение выключателя генератора при уменьшении разности фаз синхронизируемых напряжений до фиксированного значения в случае, если частота скольжения меньше или равна допустимой. Известное у строй ст во явл яет ся, по существу, синхронизатором с постоянным углом опережения. Точность работы устройства зависит от тог o, насколь- 3() ко текущее значение частоты скольжени я отличается от заданного, Чем больше это отличие, тем больше нелип на ошибки синхронизатора по углу включения, Пель изобретения — повышение точности во нсем диапазоне допусти;.ых = àñòîò скольжения.

Поставленная цель достигается

"BM(MTo D с.: нхронизатор, содержаilail é форми loB BI QIIH HMll> IIE: coB блок контроля разности частот и выходной блок включения, введены генератор и делитель высокочастотных импульсов, схема совпадений, блок включения и два идентичных блока сдвига фазы синхронизируемых напряжений, каждый из которых состоит из триггера, четырех логических схем И, схемы запре-а, счетчик постоянного интервала времени с дешифратором и реверсивный счетчик с дешифратором а в состав блока контроля разности частот включены логическая схема

ИДИ схема задержки и регистр раз— ности частот с дешифратором, Входы формирователей импульсов подключены на напряжение сети и генератора соответственно, а их выходы присоединены к счетным входам триггерог

736267 блоков сдвига фазы напряжения сети и генератора, в каждом из блоков первый выход триггера присоединен к одному из входов первой и четвертой логических схем И, а второй вы- ход — к одному иэ входов третьей логической схемы И и к установочным входам счетчика постоянного интервала времени и реверсивного счетчика, Другой вход первой логической схемы И присоединен к выходу генератора высокочастотных импульсов, а ее .выход — к, одному из входов второй логической схемы И и входу .схемы запрета, другой вход второй логической схемы И и запрещающий вход схемы запрета присоединены к выходу дешифратора счетчика постоянного интервала времени, выход схемы запрета присоединен к считывающему входу счетчика постоянного интервала времени, выход которого присоединен ко входу соответствующего дешифратора, а выход второй логической схемы И присоединен к суммирующему входу реверсивного счетчика, к вычитающему входу которого присоединен выход третьей логической схемы И, второй вход которой через делитель высокочастотных импульсов присоединен к выходу генератора высокочастотных импульсов, Один выход реверсивного счетчика присоединен ко второму входу четвертой логической схемы И, а его другой выход — ко входу соответствующего дешифратора, выход которого присоединен к одному иэ входов схемы совпадения и логической схемы ИЛИ блока контроля разности частот, вторые входы схемы совпадения и логической схемы ИЛИ присоединены к выходам дешифратора реверсивного счетчика второго блока сдвига фазы. Выход логической схемы ИЛИ через схему задержки присоединен к установочному входу регист— ра разности частот, суммирующий вход регистра присоединен к выходу четвертой логической схемы И блока сдвига фазы одного иэ синхронизируемых напряжений, а вычитающий вход регистра разности частот — к выходу четвертой логической схемы И второго блока сдвига фазы, выход регистра разности частот присоединен к одному из входов выходного блока включения, другой вход которо.го присоединен к выходу схемы совпадения, На фиг, 1 представлена структурная схема цифрового синхронизатора; на фиг. 2 — временные диаграммы, объясняющие его работу.

Устройство включает формирователи 1 и 1 имульсов, генератор 2 высокочастотных импульсов, делитель

3 высокочастотных импульсов, блоки

4 и 4 сдвига фазы синхронизируемых

I напряжений, триггер 5, первую логи- ческую схему И 6, схему 7 запрета, вторую логическую схему И 8,третью логическую схему И 9, дешифратор

10 счетчика постоянного интервала времени, счетчик 11 постоянного интервала времени, реверсивный счетчик 12, дешифратор 13 реверсивного счетчика четвертую логическую схему

И 14, логическую схему ИЛИ 15, схему 16 совпадения, блок 17 контроля разности частот, схему 18 задержки регистр 19 разности частот, дешифратор 20 разности частот, блок 21 включения, Входы формирователей 1 и 1" присоединены к напряжению сети и генератора соответственно, а выход к счетным входам триггеров блоков сдвига фазы синхронизируемых напряжений 4 и 4 соответственно, B каждом из блоков первый выход триггера 5 присоединен к одним из входов первой и четвертой логических схем

И 6 и 14, а второй — к одному из входов третьей логической схемы И

9 и к установочным входам счетчика

11 и 12.Выход генератора 2 высокочастотных импульсов присоединен к другому входу первой логической схемы

И 6 и через делитель 3 высокочастотных импульсов — к другому входу третьей логической схемы И 9. Выход первой логической схемы И 6 присоединен к одним иэ входов второй логической схемы H 8 и схемы 7 запрета, Выход схемы 7 запрета присоединен ко входу счетчика 11 постоянного интервала времени, выход которого присоединен к дешифратору 10 ° Выход дешифратора 10 присоединен к друго4п му входу второй логической схемы

И 8 и к запрещающему входу схемы 7 запрета. Выход второй логической схемы И 8 присоединен к суммирующе— му входу реверсивногo счетчика 12, вычитающий вход которого присоединен к выходу третьей логической схемы И 9, Первый выход реверсивного счетчика 12 присоединен к другому входу четвертой логической схемы И 14, а второй выход — к дешифратору 13. Выход дешифратора 13 присоединен к одним из входов схемы

16 совпадения и логической схемы

ИЛИ 15 блока 17 контроля разности частот, другие входы этих схем приээ соединены к выходу дешифратора 13 реверсивного счетчика блока 4 сдвига фазы синхронизируемого напряжения генератора, Выход логической схемы ИЛИ 15 через схему 18 задержщ ки присоединен к уcòàíoâo÷íoìó входу регистра 19 разности частот, суммирующий вход которого присоединен к выходу четвертой логической схемы И 14 блока 4 сдвига фазы синхрониэируемого наПряжения сети, а вычи736267 0 - )

2л. равен (2) = 2Ла-2.7т.а. с 1 (4) а с= Y вкл тающий вход — к выходу чт-твертой логической схемы И 14 блока 4 сдвига фазы синхронизируемого напряжения генератора. Выход регистра 19 разности частот присоединен к дешифратору 20 разности частот, выход которого присоединен к одному из входов блока 21 включения; другой вход блока 21 включения присоединен к выходу схемы 16 совпадения. Блок 21 включения управляет работой выключателя генератора.

Устройство работает следующим образом.

Синхронизируемое. синусоидальное напряжен ие подает ся на вход формирователя 1 (1 ) импульсов, на выходе которого образуется импульсная последовательность, привязанная к нулевой фазе входной синусоиды (фиг. 2) . Импульсная последовательность подается на счетный вход триггер 5, устанавливающего один из режимов работы блока-измерение или перенос.

В режиме измерения триггер 5 обес- печивает прохождение импульсов с генератора 2 высокочастотных импуль— сов через первую логическую схему

И 6 на схему 7 запрета и на вторую логическую схему И 8, Схема 7 запрета управляется дешифратором 10, сигнал на выходе которого появляется только после отсчета счетчиком

11 постоянного интервала времени -т-, Сброс счетчика 11 осуществляется по переднему фронту периода переноса. После заполнения счетчика

11 появляется сигнал на выходе дешифратора 10, запрещающий прохождение импульсов от генератора 2 высокочастотных импульсов через схему

7 запрета, разрешающий их прохождение через вторую логическую схему

И 8 на суммирующий вход реверсивного счетчика 12, Реверсивный счетчик

12 заполняется высокочастотными импульсами до окончания периода измерения в течение отрезка времени

Т- r, равного разности периода синхронизируемого напряжения Т и постоянного интервала времени с, С начала периода переноса сбрасывается счетчик 11 и открывается третья логическая схема И 9, обеспечивающая подключение вычитающего входа реверсивного счетчика 12 через делитель

3 частоты следования высокочастотных импульсов на ст к генератору 2.

Частота считывания числа в счетчике

12ва раз меньше частоты записи, в результате чего с помощью делителя

3 и реверсивногб счетчика 12 производится увеличение отрезка времени

Т- .г в а раз„ Состояние реверсивного счетчика 12 контролируется дешифратором 13, который выдает сигнал на входы схемы 16 совпадения в моЗ5

65 мент запаса в счетчике 12 числа т т -1 . Сброс реверсивного счетчика

12 в исходное состояние производится по заднему Фронту периода переноса, Момент фиксации в счетчике 12 числа -1 соответствует такому положению. вектора синхронизируемого напряжения, при котором он по фазе в сторону отставания на угол с(, пропорциональный скольжению этого напряжения по отношению к фиксированной частоте, На самом деле, угол с, определяемый из выражения

В момент совпадения сдвинутых по фазе векторов между ними будет угол ст", равный = u - d, = С (2Х -27С1 1с 1 т с

= a с (ш„- сос ) = а т- ы, (3 ) где О.т- — угловая частота скольжения.

Обеспечив выбор величин а и T так, чтобь имело место равенство получаем возможность отработки синхронизатором постоянного угла опережения, Информация о длительности отрезка T- C,содержащаяся в счетчике 12, используется для контроля разности частот в блоке 17 с помощью регистра 19 разности частот и дешифратора

21. Параллельный перенос числа из реверсивного счетчика 12 на суммирующий вход регистра 19 разности частот производится через четвертую логическую схему И 14 по заднему фронту периода измерения. На вычитающий вход регистра разности частот поступает аналогичная информация иэ блока 4 сдвига фазы синхронизирующего напряжения генератора.

В регистре 19 разности частот происходит сравнение отрезков Т вЂ” т. и

Tr т:, модуль разности используется для угравления блоком 21 включения через дешифратор 20. При малой разности Тс и Т> блок 7 включения разрешает прохождение команды от схемы 16 совпадения на включение выключателя генератора.

В качестве схемы 16 совпадения. можно использовать как схемы, позволяющие уловить момент совпадения импульсов с дешифратора реверсивного счетчика

13, так и схемы, позволяющие определить момент изменения порядка чередования импульсов,.

736267

Сброс регистра 19 разности час-. тот производится импульсами с дешифраторов 13 реверсивных счетчиков через схему ИЛИ 15 и схему 18 задержки.

Задержка импульсов необходима для сохранения информации в регист— ре 19 разности частот непосредственно перед моментом синхронизации.

При величине периода генератора высокочастотных импульсов равной

Т, величина задержки равна 2оТ, Настоящий синхронизатор отличается высокой точностью построения времени опережения, его работа не зависит от колебаний напряжения с»ти и генератора, синхронизатор поз— воляет успешно обеспечить включение генераторов на параллельную работу во всем диапазоне допустимых эначенйй скоростей скольжения.

Формула изобретения

11ифровой синхронизатор, содержащий формирователи импульсов и блок контроля разности частот, и выходной блок включения, î — л и ч а юшийся тем, что, с целью повышения -.очности во всем диапазоне допустимых частот скольжения, он снабжен генератором и делителем вы." сокочастотных импульсов, схемой совпадения, двумя идентичными блоками сдвига фазы синхронизируемых напряжений, каждый из которых сос-тоит из триггера, четырех логических схем И, схемы запрета, c÷åò÷èка постоянного интервала времени с дешифратором и реверсивного счет— чика с дешифратором, а в состав блока контроля разности частот вклю— чены логическая схема ИЛИ, схема задержки и регистр разности частот с дешифратором, причем входы фор лироьателей импульсов подключены на напряжение сети и генератора соответственно, à ".х выходы присоединены к счетным входам триггеров блоков сдвига фазы напряжений сети и генератора, в каждом иэ блоков первый выход триггера присоединен к одному из входов первой и четвертой логических схем И, а второй выход — к одному из входов третьей логической схемы И и к установочным входам счетчика постоянного интервала времени и реверсивногo счетчика, другой вход первой логической схемы И присоединен к выходу генератора высокочастотных импульсов, а ее выход — к одному из входов второй логической схемы И и схемы запрета, другой вход второй логической схемы И и з апрешающий вход схемы запрета присоединены к выходу дешифратора счетчика постоянноо интервала времени, выход схемы запрета присоединен к считываюшему входу счетчика постоянногo интервала времени, выход которого приссединен ко входу соответствуюшегo де— шифратора, а выход второй логической cõåì И присоединен к суылирующему входу реверсивного счетчика, к вычитаюшему входу которого при— соединен выход третьей логической схемы И, второй вход которой через делитель вы сокочастотнь;х импульсов присоединен к выходу генератора высокочастотных импульсов, один из выходов реверсивного счетчика при— соединен ко второму входу четвертой

31oI o e ской схемы И, а Fгo p i o > выход — к входу ".оответствуюшего дешифратора, выход которого присоединен к одному из входов схемы совпа- дения и логической схемы ИЛИ блока контроля разности частот, вторые входы схемы совпадения и логической схемы ИЛИ присоединены к выходам дешифратора реверсивного счетчик"второго блока сдвига фазы, выход логической схемы ИЛИ через схему задержки присоединен к установочному входу регистра разности частот,суммирующий вход регистра присоединен к выходу четвертой логической схемы

И блока сдвига фазы одного из синхронизируемых напряжений, а вычитаю— щий вход регистра разности частот к выходу четвертой логической схемы И второго блока сдвига фазы„ выход регистра разности частот присоединен к одному из входов выходного блока включения, другой вход которогс присоединен и выходу, схемы совпадения„

Источники информации, принятые Во внимание при экспертизе

1. Авторское cRèäåòåëücòâî СС Р

Р 394890„ кл, Н 02 Т 3/42, 1973.

736267

Составитель К. Фотина

Редактор A. Мотыль Техред А.Щепанская корректор Н. Стец

Заказ 2283/10 Тираж 783 Подписное

UHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. ужгород, ул. Проектная, 4