Вычислительное устройство для определения соотношений между частотными сигналами

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советснии

Социалистических

Республик (61) Дополнительное к авт. свид-ву 9 640311 ю, (22) Заявлено 100377 (21) 2461749/18-24 (51) W с присоединением заявки ИЯ

6 06 6 7/12

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 150780. Бюллетень Но 26

Дата опубликования описания 150780 (53) УДК681. 335 (088. 8) (72) Автор; изобретения

Ю. Б. Соколовский (71) Заявитель (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

СООТНОШЕНИЙ ЧАСТОТНЫХ СИГНАЛОВ

Изобретение относится к вычислительной технике и может быть использовано в системах фазовой автоподстройки частоты (ФАПЧ).

В основном авт. св. Р 640311 описано вычислительное устройство для определения соотношений частотных сигналов 11, содержащее триггер, установочные входы которого являются входами устройства, а выходы подключены к управляющим входам первого коммутатора, интегратор со сбросом, управляющий вход ключа сброса которого подсоединен через блок задержки к выходу формирователя сиг- 15 налов, счетный триггер, второй коммутатор, преобразователь частоты в напряжение, квадратор, первый фиксатор нулевого порядка, первый ключ, элемент И и последовательно соединенные 20 выпрямитель, пороговый элемент, элемент НЕ. Вйход элемента НЕ соединен с первым входом элемента И, подключенного вторым входом к выходу формирователя сигналов ° Вход первого ключа соединен со входом выпрямите" ля и с выходом интегратора со сбросом, а его выход подключен ко входу первого фиксатора нулевого порядка, выход которого является первым вы- 36 ходом устройства. Входы преобразователя частоты в напряжение и счетного триггера соединены с одним из входов устройства, выходы счетного триггера подключены к управляющим входам второго коммутатора, выход которого соединен со входом интегратора со сбросом; вход формирователя сигналов подсоединен к выходу счетного триггера.

Кроме того, устройство содержит сумматор, инвертор, второй и третий ключи, второй и третий фиксаторы нулевого порядка, выходы которых являются соответственно вторым и третьим вйходами устройства, и дополнительный интегратор со сбросом.

Информацйойнйй вход дополнительного интегратора соединен с выходом первого коммутатора, а выход интегратора через второй ключ соединен со входом второго фиксатора нулевого порядка. Управляющий вход ключа сброса дополнительного интегратора соединен с выходом первого дополнительного блока задержки, подсоединенного входом ко входу устройства и к управляющему входу второго ключа. Входы сумматора подключены соответственно к выходу основ748426

На фиг. 1 изображена схема устрой ства; на фиг. 2, 3 — временные диаграммы, поясняющие работу устройства.

Устройство содержит основной триггер 1, установочные входы которого является входами устройства, а выходы подключены к управляющим входам первого коммутатора 2, основной и до. полнительный интеграторы 3, 3, со сбросом ключи сброса 4, 4, блоки задержки 5, формирователь сигналов

6, счетный триггер 7, второй коммутатор 8, преобразователь 9 частоты в напряжение, подсоединенный к квадратору 10 через первый коммутатор 2, фиксаторы 11„ и 11 нулевого порядка, основной и дополнительный ключи 124 и

12, элемент И 13 и последовательно соединенные выпрямитель 14, пороговый элемент 25 и элемент НЕ 16. Кроме того, в состав устройства входят сум- 6 ного интегратора со сбросом и через инвертор - к выходу первого фик-— сатора нулевого порядка, а его выход подсоединен через третий ключ ко входу третьего фиксатора нулевого порядка. Управляющий вход третьего ключа подключен к выходу элемента

И, который через второй дополни- тельный блок задержки подсоединен к управляющему входу первого ключа. Информационный вход и вйход первого коммутатора соединены соответственно с выходом преобразователя частоты в напряжение и со входом квадратора, выход которого подключен к информационному входу второго коммутатора.

Недостатком прототипа является относительно низкая точность вычисления интегральной составляющей ошибки.

Цель изобретения — повышение точности работы- устройства.

Поставленная цель достигается тем, что устройство дополнительно содержит блок выбора начальных условий и последовательно включенные первый дополнительный сумматор, дополнительный пороговый элемент, реле направления, реверсивный счетчик, цифроаналоговый преобразователь и второй дополнительный сумматор, выход которого является выходом интегральной составляющей ошибки устройства, два входа первого дополнительного сумматора подключены соответственно через дополнительные инвертор и ключ к выходу второго фиксатора нулевого порядка и к выходу дополнительного интегратора, цифровой выход блока выбора начальных условий подсоединен к шине установки начальных условий реверсивного счетчика, а его аналоговый выход подключен ко второму входу второго дополнительного сумматора, третий вход которого соединен с выходом второго фиксатора нулевого порядка. матор 17, дополнительный инвертор 18, первый дбйо»лнительный сумматор 19, реле направления 20, выходы которо,rо подключены к шинам "вперед" и "назад" .реверсивного счетчика 21 цифро5 аналоговыи йреобразователь 22 блок к

23 выбора начальных условий, цифровой выход которого подключен к шине установки начальных условий ре- . версивного счетчика, а аналоговый выход к одному из входов второго до I0 полнительного сумматора 24. Между блоками 19 и 20 включен дополнительный пороговый элемент 25, а выход одного фиксатора 11 нулевого порядка соединен со входом сумматора 17

35 через инвертор 26.

:Устройство работает следующим образом.

На преобразователь 9, бдин из входов триггера 1, на вход счет-

И ного триггера 7, на входы соответст. вующих блоков задержки 5 и управляю.щий вход ключа 12 поступают короткие импульсы задающей частотно-импульсной последовательности (ЧИП) с частотой f » (фиг. 2 а, 3 а), на другой вход триггера 1 подается, например, ЧИП обратной связи с частотой .1(фиг. 2 б, 3 б) . При этом на выходах основного триггера получают сигналы, показанные на Фиг. 3 в, г. Эти сигналы поступают к управляющим входам первого коммутатора 2. Выходной сигнал преобразователя 9

Ug

35 (— коэффициент„ передачи преобразователя) поступает через коммутатор 2 на входы квадратора 10 и интегратора 32. При этом сигнал U на выходе коммутатора 2 имеет вид, пока40 занный фиг. 2 в, 3 4. На выходе дополнительного интегратора 3 сигнал имеет вид как на фиг 2 д в связи с периодическим замыканием ключа сброса 4 от импульсов, задержанных относитель45 но задающей ЧИП Г а9на время е- 2то, причем конечное значение интервала в конце каждого периода Тзц= 1/Фзцр

Г

75a9-dTi тзац у t щ,» — „, (5 „, -J pap)= — (p„ppp;ô) таад-ьТ

rooe 7®> постоянная интегрирования дополнительного интегратора.

На фиг. 2 в, 3 д начальный сдвиг

55 по фазе между входными ЧИП, .Тл йЧ„», (3)

За9 где л Т - начальный сдвиг между

ЧИП во временй. С учетом выражения

60 (3) U3 „принимает в общем случае вид

0 m m«КД (X - Ч ), (4)

32 где d j - -наблюдаемая часть фазового

5, сдвига.

748426

Формула изобретения

В момент (фиг. 2 г) кратковременного замыкания ключа 12 (меньше> чем наФ ), работающего от импуль- сов, задержанных относительно задающей ЧИП на время ®,,,сигналы 0 „ передаются на фиксатор 11> нулевого порядка, причем на его выходе напряжение имеет вид как на фиг. 2 е.

Кроме того, .сигналы 3 4 (по фиг,2д) при кратковременном замыкании ключа . 12 (на время ь /й) от импульсов задающей ЧИП поступают на первый дополнительный сумматор 19 совместно с выходным сигналом фиксатора 114, прошедшим через инвертор 18 и зафиксированным предыдущим импульсом из задающей ЧИП (фиг. 2 е). Сигнал на выходе сумматора 19 с учетом изложенного имеет вид по фиг. 2 ж, причем зона нечувствительности дополнительного порогового элемента 25

)А) ) ÊK9Q (5) 20

ТИ

В моменты перехода фазового сдвига аte через значения 23 k, где k =

1, 2, 3..., Z на выходе дополнительного порогового элемента 25 форми- 2$ руются. короткие импульсы (длительностью „/я) с полярностью, зависящей от

Hct выходе элемента 25 формируются положительные импульсы, которые, про- 3g ходя через реле направления 20, поступают на шину "вперед" счетчи-. ка 21, при f>< 1 Ее< (см. фиг. 2а,б,ж) на выходе элемента 25 формируются при ьЮ 2Jlk отрицательные импульсы, которые, пройдя через реле направления 20, поступают на шину "назад" счетчика 21. В связи с введением в счетчик 21 начального кода 2р иэ блока 23 выбора начальных условий на выходе цифроаналогового преобразователя 22 сигнал зависит от величины и знака фазового сдвига ь4 (фиг. 2 з) .

На вход второго дополнительного сумматора 24 вместе с положительным сигналом от преобразователя 22 при- 4> ходит отрицательный сигнал -U(2 - 2) (соответствующий начальному коду Z ) из блока выбора начальных условий и сигнал U qqc выхода второго фиксатора 11 g (фиг. 2 е) . В связи с тем, SO что такой способ предлагается исполь. овать при -Ж 9 + 1, то характер сиг1 нала на выходе фиксатора 11 в первом приближении принимает пилообразный характер (фиг. 2 и), Если объем счетчика соответствует 22 импульсов, начальный код 2 — половине объема счетчика, а сигнал — — фазовому

2 сдвигу alt = gt и вводится в связи с симметричностью выходного сигнала с фиксатора 11 относительно фазового сдвига + ж, то с учетом этих фактов на выходе сумматора 19 получим линейную статическую характеристику от величины и знака фазового сдвига (фиг. 2 к) (при - 2X k (aVc25f k

k 1,2 3,... 2 ),т. е. U К h9.

Таким образом, предложенйое устройство обеспечивает более точное вы-. числение интегральной. составляющей ошибки, чем известные устройства.

Вычислительное устройство для определения соотношений частотных сигналов по авт. св. Р 640311, о тл и ч а ю щ е е с я тем, что, с целью повышения точности работы устройства, оно дополнительно содержит блок выбора начальных условий и последовательно включенные первый дополнительный сумматор, дополнительный пороговый элемент, реле направления, реверсивный счетчик, цифроаналоговый преобразователь и второй дополнительный сумматор, выход которого является выходом интегральной составляющей ошибки устройства, два входа первого дополнительного сумматора подключены соответственно через дополнительные инвертор и ключ к выходу второго фиксатора нулевого порядка и к выходу дополнительного интегратора, цифровой выход блока выбора начальных условий подсоединен к.шине установки начальных условий реверсивного счетчика, à его аналоговый выход подключен ко второму входу второго дополнительного сумматора, третий вход которого соединен с выходом второго фиксатора нулевого порядка.

748426 д з

Тираж 751 Подписное

ЦНИИПИ Заказ 4241/37 а г

v< е

rN о гд до

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

t