Мультипроцессорная вычислительная система

 

Союз Советскик

Социалистических

Реслублик

<«>752344 (61) Дополнительное к авт. саид-ву (22) Заявлено 070778 (21) 2638785/18-24 с присоединением заявки Ио (23) Приоритет

Опубликовано 300780. Бюллетень Мо 28

Дата опубликования описания 3007.80 (51)М. Кд.з

G 06 F 15/16

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681.14 (088. 8) С.Б.Цакоев, В.И. Веэенов, Б,B.Çàéöåâ, Н.М.Лаврешин, Н.Г.Хамко, E.В.Олеринский, В.И.Фрольцов и В.Г.Петренко (72) Авторы изобретения (7 1I ) Заявитель (54 ) МУЛЬТИПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ

СИСТЕМА

Изобретение относится к вычислительной технике и может быть исполу зовано при проектировании многопроцессорных вычислительных систем.

Известно устройство приоритетного подключения процессоров к общей магистрали, содержащее триггеры, формирователи импульсов и транзисторы (1), Недостатком такого устройства является то, что при наличии помех в канале связи возможен прием информации со сбоем. повтор сбившейся информации в системе не предусматривается.

Прием недостоверной информации может,быть исключен, если производить контроль достоверности принятой информации, например, путем свертки ее по модулю. Тогда Формирование сигнала ответ связи и, следовательно, передача новой информации по общей магистрали возможны только после окончания контроля достоверности принятой информации. Такой режим работы приводит к значительному снижению быстродействия системы, так как длительность каждого цикла передачи увеличится на время контроля .достоверности принятой информации.

Наиболее близка к предлагаемому изобретению по технической сущности многопроцессорная вычислительная система, в которой каждый процессор содержит арифметико-логический блок, блок приема, формирователь сигнала состояния, блок выдачи, формирователь сигнала сопровождения, формирователь обобщенного запроса, блок приоритета н блок синхронизации (2).

Недостатком известной системы является то, что .при наличии помех в канале связи в блоки приема процессоров может быть записана ин15 формация со сбоем. Повтор сбившейся информации в системе не предусматривается.

Цель изобретения †повышение достоверности обрабатываемой информа20 ции и увеличение быстродействия.

Поставленная цель достигается тем, что в систему, в которой каждый иэ процессоров содержит арифметико-логическое устройство, блок приема, блок выдачи, блок формирования сигналов состояния, блок синхронизации, блок формирования сигналов сопровождения, блок приоритета, блок формирования запроса, регистр

ЗО кода заявки, причем первый выход

752344

55 арифметико-логического устройства подключен к первому входу регистра кода заявки, первый выход которого подключен к первому входу блока формирования запроса, первый выход которого соединен с первым входом блока формирования сигналов сопровождения,выход которого подключен к первому входу блока выдачи, второй вход Которого соединен со вторым выходом арифметико-логического устройства, третий выход которого подключен к первому входу блока формирования сигналов состояния, второй вход которого соединен с первым выходом блока приема, второй выход которого соединен с первым входом арифметикологического устройства, выход блока синхронизации подключен ко второму входу блока формирования сигналов сопровождения, второму входу блока формирования запроса и первому вхо- 20 ду блока приоритета, выход которого соединен с третьим входом блока формирования сигналов сопровождения, второй выход блока формирования запросов соединен со вторым входом блока 25 приоритета, входы блоков синхронизации всех процессоров являются синхрониэирующим входом системы, первые входы блоков приема и выходы блоков выдачи всех процессоров являются

30 входами-выходами системы, выход блока формирования сигналов состояния одного процессора соединен с соответствующим входом группы входов блоков формирования запросов других процессоров, второй вход блока формирования запроса одного процессора соединен с соответствующим входом группы входов блока приоритета других процессоров, введены в каждый процессор формирователь сигнала кви- 40 танции и блок сравнения сигналов квитанции, первый выход которого подключен к третьему входу блока формирования запроса, второй выход регистра кода заявки соединен с пер- 45 вым входом блока сравнения сигналов квитанции, второй выход которого соединен со вторым входом регистра кода заявки, третий выход блока приема соединен с первым входом формирователя сигнала квитанции, выход которого соединен с третьим входом блока формирования сигнала состояния и вторым входом арифметико-логического устройства, выход блока синхронизации подключен ко второму входу формирователя сигнала квитанции и третьему входу блока сравнения сигналов квитанции, при этом выход формирователя сигнала квитанции одного процессора соединен g0 с соответствующим входом группы входов блока сравнения сигналов квитанции других процессоров, а второй вход блока приема одного процессора подключен к соответствующему выходу группы выходов блока формирования сигналов сопровождения других процессоров, выход блока приоритета соединен со вторым входом блока сравнения сигналов квитанции.

На фиг. 1 показана структурная схема системы и каждого процессора; на фиг. 2 — возможная реализация

I структурно-логического блока формирования сигнала квитанции; на фиг.3 структурно-логическая схема блока сравнения сигналов квитанции.

Мультипроцессорная вычислительная система содержит процессоры 11 — 1, информационную магистраль 2, синхронизирующий вход 3, а каждый процессор содержит блок 4 формирования сигналов состояния, арифметико-логическое устройство 5, блок 6 синхронизации, регистр 7 кода заявки, блок

8 формирования сигналов сопровождения, блок 9 формирования запроса, блок 1 О приоритета, блок 11 приема, блок 12 выдачи, формирователь 13 сигнала квитанции, блок 14 сравнения сигналов квитанции.

Блок 13 формирования сигналов квитанции состоит из элемента 15 И и формирователя одиночного импульса 16.

Блок 14 сравнения сигналов квитанции состоит их трехвходовых элементов 17 И по числу устройств в системе и узла временной привязки 18.

Мультипроцессорная вычислительная система работает следующим образом.

При необходимости передачи информации от процессора 1; к любому процессору 1 (i Ф j, j = 1-n) или к некоторой группе процессоров

Д С Д= (1, 1,,...,1,„) к=1,n где

Д (11 р1 р ° ° 1 д ) z при этом

/Дц/ = (2, и — 1) и Уц Д с Д, иэ блока 5 в регистр 7 кода заявки поступает код, соответствующий адресу процессора, или код, соответствующий дизъюнкции кодов всех адресов процессоров, входящих в группу Д ..

Одновременно в блок 12 выдачи из блока 5 поступает информация, которая должна быть передана в процессор 1> или всем процессорам группы Д . С выхода регистра 7 кода заявки процессора 1; код заявки поступает в блок 9 этого процессора, На группу входов блока 9 процессора 1; поступают сигналы состояния других процессоров. Блок 9 формирует сигнал заявки только в том случае, если процессор 1>, или хотя бы один из процессоров группы

Дк, находится в состоянии Свободно, в противном случае сигнал обобщенной заявки не формируется до момента перехода процессора 1, или хотя бы одного процессора из группы Д, из состояния Занято

752344 в состояние Свободно . Сигнал запроса процессора 1; поступает на один иэ входов блока 10 этого процессора и на соответствующий вход блока 10 других процессоров.

Аналогичным образом инициируют сигналы заявок и другие процессоры системы, причем момент времени выдачи сигналов запроса и вся последующая работа основных блоков процессоров жестко синхронизированы син- IQ хросигналами, поступающими из блокон 6, которые в свою очередь подключены к общему для всей системы синхрониэирующему входу 3.

Таким образом, в каждом процессоре на входе блока 10, в каждый момент времени имеется совокупность запросов от процессоров, ожидающих разрешения на передачу информации.

Блок 10 в каждом процессоре из совокупности запросов с учетом собственного запроса выбирает старший по приоритету запрос.

Если собственный запрос является старшим по приоритету, то в блок 8 поступает сигнал, разрешающий данному процессору передачу информации.

Одновременно сигнал с выхода блока

10 поступает в блок 14 на первый вход узла временной привязки 18, на второй вход этого узла поступает 30 сигнал с блока 6 синхронизации. С первого ныхода узла временной привяз. ки сигнал поступает на первые входы элементов И 17 и разрешает прием сигналов квитанции. Со второго ны- 35 хода узла 18 сигнал поступает в блок 9 заявки и запрешает Формирование заявки на время передачи информации и ожидания квитанции.

По сигналу блока 10 блок 8 фор- gg мирует сигнал, который осуществляет считывание информации из блока 12 в информационную магистраль 2. Кро/ ме этого, блок 8 формирует сигнал сопровождения, который н случае пе.редачи информации к процессору 1 подается на соответствующий вход этого процессора, а при передаче информации к группе Д процессоров . сигнал сопровождения подается на те входы процессоров, которые соответствуют процессорам из группы Д,. находящимся в состоянии Свободно .

Передача информации процессорам группы Д находящимся на момент

Формирования сигнала запроса в состоянии Занято,. производится по мере их перехода из состояния Занято в состояние Свободно, при этом процесс организации передачи информации повторяется. 60

Соответствующие сигналы сопровождения в процессорах, которые являются приемниками информации, осуществляют перепись информации иэ магистрали 2 в блоки 11 приема. Одно- 65 временно сигналы с выходов блоков 11 поступают на входы блоков 4 формирования сигналов состояния и переводят процессоры иэ состояния Свободно в состояние Занято . В блоках 11 осуществляется контроль достоверности принятой информации, например, с помощью свертки ее по модулю.

Если информация принята данным процессором со сбоем, то блок 11 посылает сигнал н блок 4 и переводит процессор из состояния Занято н состояние Свободно . Сигнал книтирования н процессор не выдается.

Если информация принята данным процессором без сбоев, сигналы иэ блоков 11 и 6 поступают соответствен" но на первый и второй входы элементов И 15, с выхода которых поступают на вход формирователя 16 одиночного импульса, и блок 13 формирует сигнал квитанции. По сигналу квитанции осуществляется перепись информации из блока 11 приема в арифметико-логическое устройство 5.

Сигнал квитанции выдается блоком 13 также в соответствующую шину системы. Процессор, принявший информацию без сбаен, остается в состоянии Занято .

В процессоре, ocóùåcòBèíøåì передачу информации, сигналы книтанции от всех процессоров,. принявших информацию без сбоев, поступают в блок 14 сравнения сигналов квитанции на вторые входы элементов И 1 /, и на третьи входы элементов И поступают сигналы с соответствукщих разрядов регистра 7 кода заявки, на первых входах элементов И присутствует разрешающий сигнал с выхода узла 18 временной привязки. С, выхода элемента И 17 сигналы поступают в регистр / и осуществляют установку в исходное состояние регистра 7 кода заявки при обращении к процессору 1> или отдельных разрядов регистра 7, соответствующих тем процессорам из группы Д, которые приняли информацию без сбоя, При органиэации следующего цикла передачи информации в системе новое обращение процессора 1; к процессорам, принявшим информацию в предыдущем цикле, исключается, так как процессор 11 или все процессоры группы Дц, принявшие информацию, находятся в состоянии Занято .

В них осуществляется анализ достоверности принятой информации и происходит формирование сигнала квитанции. Обмен информацией в системе происходит между другими процессорами при наличии от них сигналов обобщенного запроса.

Если передача информации к процессору 11 или некоторому числу

752344 процессоров из группы Д4 произошла со сбоем, то установка соответствующих разрядов регистра 7 в исходное состояние не произойдет. По окончании сигнала„ блокирующего формирование заявки и поступающего с узла

18 временной привязки, процессором будет организована повторная

Ф передача информации.

Использование предлагаемого устройства позволяет исключить воэ- 10 можность приема недостонерной информации в арифметико-логическое устрой.ство за счет аппаратной организации повторного цикла передачи информации, если предыдущая передача произошла со сбоем, следовательно, позволяет расширить функциональные возможности данной многопроцессорной системы, а также повышает производительность ее. формула изобретения

Мультипроцессорная вычислительная система, в которой каждый из проце".— соров содержит арифметико-логическое устройство, блок приема, блок выдачи, блок формирования сигналов состояния, блок синхронизации, блок формирования сигналов сопровож- ЗО дения, блок приоритета, блок @ормиро. вания запроса, регистр кода заявки, причем первый выход арифметико-логического устройства подключен к перному входу регистра кода заявки, 35 первый выход которого подключен к первому входу блока формирования запроса, первый выход которого соединен с первым входом блока формирования сигналов сопровождения, выход 4п которого подключен к первому входу блока выдачи,второй вход которого соединен со вторым выходом арифметико-логического устройства,. третий выход которого подключен к первому входу блока формирования сигналов состояния, второй нход которого соединен с первым выходом блока приема, второй выход которого соединен с первым входом арифметико-логического устройства, выход блока синхро низации подключен ко второму входу блока формирования сигналон сопровождения, второму входу блока формирования запроса и первому входу блока приоритета, выход которого соединен с третьим входом блока формирования сигналов сопровождения, второй выход блока формирования запросов соединен со вторым входом блока приоритета, входы блоков синхронизации всех процессоров являются синхрониэирующим входом системы, первые входы блоков приема и выходы блоков выдачи всех прэцзссоров являются входами-выходами системы, выход блока формирования сигнала состояния одного процессора соединен с соответствующим входом группы входов блоков формирования запросов других процессоров, второй выход блока формирования запроса одного процессора соединен с соответствующим входом группы входов блока приоритета других процессоров, о т л ич а ю щ а я с я тем, что, с целью повышения достоверности обрабатываемой информации и увеличения быстродействия, в нее введены в каждый процессор формирователь сигнала квитанции и блок сравнения сигналов квитанции, первый выход которого

-подключен к третьему входу блока формирования запроса, второй выход регистра кода заявки соединен с первым входом блока сравнения сигналов квитанции, второй выход которого соединен со нторым входом регистра кода заянки, третий выход блока приема. соединен с первым входом формирователя сигнала квитанции, выход которого соединен с третьим входом блока формирования сигнала состояния и вторым входом арифметико-логического устройства, выход блока синхронизации подключен ко второму входу формирователя сигнала квиганции и третьему входу блока сраннения сигналов квитанции, при этом выход формирователя сигнала квитанции одного процессора соединен с соответстнующим входом группы входов блока сравнения сигналов книтанции других процессорон, а второй вход блока приема одного процессора подключен к соответствующему ныходу группы выходон блока формирования сигналов сопровождения других процессорон, выход блока приоритета соединен со вто.рым входом блока сравнения сигналов квитанции.

Источники информации, принятые во внимание при. экспертизе

1. Авторское снидетельстно СССР

Р 317064, кл. G 06 F 9/18, 1971.

2. Авторское свидетельство СССР

Р 588900, кл. G 06 F 15/16, 1977 (прототип),