Декодирующее устройство циклического кода

 

Союз Советскик

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

<>758514

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. спид-ву— (22) Заявлено 030578 (21) 2б10403/18 — 21 с присоединением заявки ¹â€” (23) Приоритет

Опубликовано 230К80. Бюллетень ¹ 31

Дата опубликования описания 230880 (51)М КлЗ

Н 03 К 13/32

Государственный комитет

СССР по делам изобретений и откр ыти и (53) УДК1б 21. 301. .1 7б (088. 8) (72) Авторы изобретения

Е.Н.Максаков и В.Д.Лосев

Ленинградский ордена Ленина электротехнический институт имени В.И.Ульянова(Ленина) (71) Заявитель (54) ДЕКОДИРУЮЦЕЕ УСТРОЙСТВО ЦИКЛИЧЕСКОГО

КОДА

Изобретение относится к области импульсной техники и может использоваться при декодировании импульсных сигналов.

Известны декодирующие устройства полных групповых и укороченных кодов, основанных на умножении или делении принятых двоичных последователей на порождающий полином (1).

Недостатком этих устройств является низкая помехоустойчивость в рамках корректирующей способности кода.

Известно декодирующее устройство, содержащее первый регистр сдвига, состоящий из К-разрядов, второй и третий регистры сдвига, каждый из которых состоит из К-групп по К-разрядов в каждой, четыре сумматора по модулю два, два инвертора, диэъюнктор и генератор сдвигающих импульсов, выход которого соединен с синхронизирующими входами всех разрядов всех трех регистров сдвига, шина входного сигнала соединЕна со входом первого сдвигающего регистра и с первым входом первого сумматора, второй вход которого соединен с выходом старшего разряда полярной ячейки второго регистра сдвига и с перчым входом второго сумматора по модулю два, второй вход которого соединен с выходом старшего разряда первой группы в торого регистра, выход первого сумматора по модулю два соединен со входом первого разряда первой группы второго регистра сдвига, выход второго сумматора по модулю два соединен с первым разрядом второй группы второго регистра сдвига, вторая и последующие ячейки второго регистра сдвига соединены последовательно, выход первого регистра соединен с первым входом третьего сумматора по модулю два, вход третьего

15 регистра соединен с выходом третьего регистра и с первым входом четвертого сумматора по модулю два, второй вход которого соединен с ьыходом старшего разряда первой группы тре20 тьего регистра сдвига, выход четвертого сумматора по модулю два соединен с первым разрядом второй группы третьего регистра сдвига, вторая и последующие группы третьего регистра сдвига соединены последовательно, выходы всех разрядов второго регистра соединенных с информационными входами соответствующих разрядов третьего регистра, выходы первых разрядов

30 второй и последующих групп третьего 758514

О

20

ЗО

65 регистра соединены с соответствующими К-1-входами диэъюнктора, выход. первого разряда перйой ячейки третьего регистра соединен через первый инвертор с первым входом дизъюнктора выход которого соединен через второй, инвертор со вторым входом третьего сумматора по модулю дна i2J. Недостатком, известного устройства является низкая помехоустойчивость, обусловленная тем, что при передаче информации по зашумленным каналам связи вследствие воздействия импульсов помехи возникают искажения в полезном сигнале в виде дроблений, искажений краев, появления импульсов на месте пауз, происходит регистрация сигнала в декодирующем устройстве без учета временных параметров импульсов, ухудшаются харак теристики помехоустойчивости.

Целью изобретения является повышение помехоустойчивости передачи информации.

Поставленная цель достигается тем, что в устройство содержащее первый регистр сдвига, состоящий из К-разрядов, второй и третий регистры сдвига, каждый из которых состоит из

К-групп по К-разрядов в каждый, четыре сумматора по модулю два, два инвертора, дизъюнктор и генератор сдвигающих импульсов, выход которого соединен с синхронизирующими входами всех разрядов всех трех регистров сдвига, шина входного сигнала соединена со входом первого регистра сдвига и с первым входом первого сумматора, второй вход которого соединен с выходом с таршего раз— ряда последней ячейки второго регистра сдвига и с первым входом второго сумматора по модулю два, второй вход которого соединен с выходом старшего разряда первой группы второго регистра, выход первого сумматора по модулю два соединен со входом первого разряда первой группы второго регистра сдвига, выход второго сумматора по модулю дн а соединен с первым раз рядом н торой группы второго регистра сдвига, вторая и последующие ячейки второго регистра сдвига соединены последовательно, выход первого регистра соединен с первым входом третьего сумматора по модулю два, вход третьего регис тра соединен с выходом третьего регистра и с первым входом четвертого сумматора по модулю два, второй вход которого соединен с выходом старшего разряда первой группы третьего регистра сдвига, выход четвертого сумматора по модулю дна соединен с первым разрядом второй группы третьего регистра сдвига, вторая и последующие группы третьего регистра сдвига соединены последовательно, выходы всех разрядов второго регистра соединены с информационными входами соответствующих разрядов третьего регистра, выходы первых разрядов второй и последующих групп третьего регистра соединены с соответствующими

К-1-входами дизъюнктора,выход первого разряда первой ячейки третьего регистра соединен через первый иннертор с первым входом дизъюнктора, выход, которого соединен через второй инвертор со вторым входом третьего сумматора по модулю два, введены дополнительно дне группы по К-1-инверторов, К-1-дизъюнкторов, К-1-сумматорон по модулю два, К-конъюнк торов, мажоритарный элемент и делитель частоты, причем входы первой группы дополнительных инверторов соединены с выходами второго и последующих раэра сдвига, выходы первой группы дополнительных инверторов соединены с первыми входами соответствующих дополнительным дизъюнкторон, выходы вторых и последующих разрядов второй и последующих групп третьего регистра сдвига соединены с соответстнующими К-1-входами дизъюнк торов, выходы дополнительных дизъюнкторов через иннерторы второй дополнительной группы соединены с первыми входами дополнительных сумматоров по модулю два, вторые входо которых соединены соответственно с выходами первой К-1-разрядов первого регистра сдвига, выход третьего сумматора и выходы всех К-1-дополнительных сумматоров соединены с первыми входами соответствующих конъюнкторон. вторые входы которых соединены с вы- ходом делителя частоты, вход которого соединен с выходом генератора сдвигающих импульсов, выходы конъюнкторов соединены с соответствующими нходами мажоритарного элемента, выход которого подключен к выходной шине.

На чертеже представлена блок-схема предлагаемого ус тройс тв а.

Декодирующее устройство циклического кода содержит регистр 1 сдвига, состоящий иэ K-разрядов, регистры

2 и 3 сдвига, каждый из которых состоит из К-групп по К-разрядов в каждой, сумматоры по модулю дна 4-9, инверторы 10-15, дизъюнкторы 16-18 конъюнкторов 19-21, мажоритарный элемен т 22 и r енера тор сдви гающих импульсов 23, выход которого соединен со всеми синхронизирующими входами всех разрядов регистров 1-3, шина входного сигнала 24 соединена со входом регистра 1 и с первым входом сумматора.по модулю дна 4, второй вход которого соединен с выходом последнего разряда последней группы регистра 2.и с первым входом сумматора по модулю два 5, второй вход которого соединен с выходом последнего разряда первой группы регистра 2, выход сумматора по модулю два 4 со758514 единен со входом первого разряда первой группы регистра 2, выход сумматора по модулю два 5 соединен с первым разрядом второй группы регистра

2, вторая и последующие группы регистра 2 соединены последовательно, выход регистра 3 соединен с выходом регистра 3 и с первым входом сумматора по модулю два 7, второй вход которого соединен с выходом поледнего разряда первой ячейки регистра 3, выход сумматора по модулю два

7 соединен с первым разрядом второй группы регистра 3, в торая и последующие группы регистра 3 соединены последовательно, выходы всех раз рядов регистра 2 соединены с информационными входами соответствующих разрядов регистра 3, выход первого разряда первой группы регистра 3 соединен через инвертор 10, а выходы первых разрядов второй и последующих групп регистра 3 соединены непосредственно с соответствующими входами диэъюнктора

1б, выход последнего разряда первой группы регистра 3 соединен через инвертор 12, а выходы последних разрядов второй и последующих групп регист ра 3 соединены непосредственно с соо тв е тс тв ующими в ходами ди з ъюн к тора

18, выход промежуточного разряда пер вой группы регистра 3 соединен через инвертор 11, а выходы промежуточных разрядов в торой и последующих групп регистра 3 соединены непосредственно с соответствующими входами дизъюнктора 17, выходы диэъюнкторов 1б-18 через инверторы 13-15 соединены с первыми входами сумматороав по модулю два б, 8 и 9 вторые входы которых соединены с соответствующими раэрядами регистра 1, выходы сумматоров по модулю два б, 8 и 9 соединены с первыми входами конъюнкторов 19, 20 и

21, вторые входы которых соединены с выходом делителя частоты 18, вход кОторого соединен с генератором сдвигающих импульсов 23, выходы конъюнкторов 19,20, и 21 соединены с соответствующими входами мажоритарного элемента 22, выход которого подклю 1ен к выходной шине.

Декодирующее устройство циклического кода работает следующим образом, Частота сдвигающих импульсов с генератора сдвигающих импульсов 22 в

К-раз превышает входную частоту импульсной последовательности, поэтому каждому разряду кодовой комбинации отводится К-разрядов регистра сдвига 1 и К-групп на каждый символ синдрома в регистрах сдвига 2 и 3.

Каждая ячейка имеет К групп. Входная последовательность с сохранением в.ременных параметров импульсов и пауз поступает в регистры

1 и 2. Сформировавшиеся в регистре сдвига 2 К-остатков отделения на порождающий полином, за счет обработки всех первых разрядов каждого разряда кода, вторых и до К-тых> параллельно во времени переписываются в регистр сдвига 3, где производится определение мест искажений путем логического сдвига остатков от. деления, Содержимое первых раз рядов каждой группы поступает на дизъюнктор 1б промежуточных и пос.педних разрядов диэъюнкторы 17, 18 сигналы с кото1ых осуществляют коррекцию искажений входной последовательности, поступающей из регистра сдвига 1 в сумматоры по модулю лла б, 8 и 9. Информация иэ которых считывается сигналом с делителя частоты 18, делящего частоту импульсов на К в мажоритарный элемент, который определяет по большинству 0

2О или 1 соответствие сигналы данной позиции, Таким образом, декодируюшее устройство непосредственно корректирует искажения, возникшие в сигнале, беэ нормирования элементов кода»о длительности.

Благодаря тому, что сигиал запоминается с сохранением временных параметров каждого импульса,декодирую—

ЗО щее устройство оперирует непосредственно с искажениями сигналов, что дает возможность получить более высокие характеристики помехоустойчивости.

Формула изобретения

Декодирующее устройство цикличес4р кого кода, содержащее первый регистр сдвига, состоящий иэ К-разрядов, второй и третий регистры сдвига, каждый из которых состоит из К-групп по

К-разрядов в каждой, четыре суммато45 Ра по модулю два, два инвертора, диэъюнктор и генератор сдвигаюших импульсов, выход которого соединен с синхронизирующими вхолами всех разрядов всех .трех регистров сдвига, шина входного сигнала соединена со входом первого регистра сдвига и с первым входом первого сумматора, второй вход которого соединен с выходом старшего разряда последней ячейки второго регистра сдвига и с первым

55 входом второго сумматора по модулю два, второй вход которого соединен с выходом старшего разряда первой группы второго регистра, выход первого сумматора по модулю два сое60 динен со входом первого разряда первой группы второго регистра сдвига, выход второго сумматора по модулю два соединен с первым разрядом второй группы второго регистра сдвига, 65 вторая и последующие ячейки второго

158514 регистра сдвига соединены последовательно, выход первого регистра соединен с первым входом третьего сумматора по модулю два,вход третьего регистра соединен с выходом третьего регистра и с первым входом четвертого сумматора по модулю два, второй вход которого соединен с выходом старшего -разряда первой группы третьего регистра сдвига, выход четвертого сумматора по модулю два соединен с 10 первым разрядом второй группы третьего регистра сдвига, вторая и последующие группы третьего регистра сдвига соединены последовательно, выходы всех разрядов второго регистра соединены с информационными входами 15 соотве тс тв ующих раз рядов тре тьего регистра, выходы первых разрядов второй и последующих групп третьего регистра соединены с соответствующими

К-1-входами дизъюнктора, выход первого20 разряда первой ячейки третьего регистра соединен через первый инвертор с первым входом дизъюнктора, выход которого соединен через второй инвертор со вторым входом третьего сумматора 25 по модулю два, о т л и ч а ю щ е еся тем, что, с целью повышения помехоустойчивости, в него введены до полнительно две группы по К-1-инверроров, К-1-дизъюнкторов, К-1-cynma- 30 торов по модулю два, К-конъюнкторов, мажоритарный элемент и делитель частоты, причем в<оды первой группы дополнительных инверторов соединены с выходами второ=о и последующих разрядов первой группы третьего регистра сдвига, выходы первой группы дополнительных инверторов соединены с первыми входами соответствующих дополнительным дизъюнкторов, выходы вторых и последующих разрядов второй и последующих групп третьего регистра сдвига соединены с соответствующими

К-1-входами соответствующих дополнительных дизъюнктороз, выходы дополнительных дизъюнкторов через инверторы второй дополнительной группы соединены с первыми входами дополнительных сумматоров по модулю два, вторые входы которых соединены соответственно с выходами первой К-1-разрядов первого регистра сдвига, выход третьего сумматора и выходы всех К-1-дополнительных сумматоров соединены с первыми входами соответствующих конъюнкторов, вторые входы которых соединены с выходом делителя частоты, вход которого соединен с выходом генератора сдвигающих импульсов, выходы конъюнк— торов соединены с соответствующими входами мажоритарного элемента, выход которого подключен к выходной шине.

Источники информации, принятые во внимание при экспертизе

1. Патерсон У., Уэлдон Э. Коды, исправляющие ошибки, M: Мир, 1976, с. 265-273.

2. Берлекэмп Э, Алгебраическая теория кодирования, М;, Мир, 1971, с.132 (прототип), 758514

Составитель Н.Коновалов

Редактор Н,Катаманина Техред H. Гаврилешко Корректор Н, Григорук

Заказ 5653/50 Тираж 995 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035; Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r.Óæroðîä, ул,Проектная, 4