Арифметическое устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик ()763892 (61) Дополнительное к авт. свид-ву (22) Заявлено 03. 05. 78 (21) 2609519/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 1М980, Бюллетень ¹ 34

Дата опубликования описания 20. 09. 80

KnЗ

G 06 F 7/38

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681.325 (088.8) (72) Авторы изобретения

М. Э. Левитин, В. И. Захаренко и В. Г. Мельниченко (71) Заявитель

Киевский ордена Трудового Красного Знамени завод вычислительных и управляющих машин (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике в частности к ариф,метическим устройствам, и может быть использовано в процессорах универсальных ЭВМ. 5

Известны арифметические устройства однооперандного типа, содержащие регистры, сумматоры, сдвигаемые узлы (1) и (21 °

Известные устройства позволяют 10 выполнять широкий набор арифметических операций над двоичными операндами с фиксированной и плавающей запятой и логических операций.

Недостатком иэвестных устройств 15 является невысокое быстродействие при выполнении команд неэквивалентности, вычитания операндов с фиксированной запятой, сложения и вычи-тания операндов с плавающей запя- 20 той, в случаях когда первым и вторым операндами является одно и то же число. Это объясняется тем, что перечисленные команды выполняются в известных устройствах как обыч- 25 ные двухоперандные команды.

Наиболее близким по технической сущности к предложенному является арифметическое устройство 1.3), содер-. жащее блок местной памяти, коьыута- 30 тор, регистры первого и второго операндов, сдвигатель, сумматор, регистр результата, регистр кода операции, регистры адреса первого и второго операндов, формирователь адреса. Выход блока местной памяти .соединен с первым входом коммутатора, первый и второй выходы коммутатора соединены со входами регистров первого и второго операндов, выход регистра первого операнда соединен со входом сдвигателя, выход сдвигателя соединен с первым входом сумматора, выход регистра второго операнда соединен со вторьвю входом сумматора, выход сумматора соединен со входом .регистра результата, выход регистра результата соединен со входом блока местной памяти и со вторым входом коммутатора, входы регистров кода операции, адресов первого и второго операндов соединены с выходом блока оперативной памяти, выходы этих регистров соединены со" ответственно с тремя входами формирователя адреса, выход формирователя адреса соединен с адресным входом блока местной памяти.

Разрядность основных узлов устройства позволяет выполнять операции

763892 над операндами с фиксированной запятой (ФЗ) и длиной в 32 двоичных разряда и над операндами с плавающей запятой (ПЗ) с длиной характеристики — в 7 двоичных разрядов и длиной мантиссы — 5б двоичных разрядов (14 шестнадцатиричных циФр).

Рассмотрим работу устройства прототипа при выполнении команд неэквивалентности, сложения, вычита,ния операндов с фиксированной запятой и сложения, вычитания операндов с плавающей запятой. а) Команда неэквивалентности выполняется следующим образом:

Сначала из блока оперативной памяти (ОП) в регистры кода операции !5 и адреса первого и второго операн. дов принимаются код команды неэквивалентности и адреса регистров общего назначения (POH), в.которых хранятся операнды. Затем первый щ() операнд читается иэ блока местной памяти (МП) и через коммутатор передается в регистр первого операнда, далее второй операнд читается из блока МП и через коммутатор передается в регистр второго операнда. После этого первый операнд из соответствующего регистра через сдвигатель, но без сдвига принимается на первый вход сумматора, а второй операнд из соответствующего регистра принимается на второй вход .сумматора. В команде неэквивалент ности на обоих входах сумматора включаются цепи прямой передачи. На сумматоре выполняется операция не- 5 эквивалентности (сложения по модулю два). Затем результат вычислений из сумматора принимается на регистр результата, откуда в следующий момент времени записывается в блок МП по 4() заданному ь регистре адреса первого операнда адресу POH. б) Команды сложения, вычитания с

ФЗ выполняются аналогично, но на втором входе сумматора включается цепь инверсной передачи (в случае команды вычитания), а в сумматоре вместо неэквивалентности производится суммирование. в) В случае команд сложения и вы- ц} читания с ПЗ перед обработкой мантисс производятся действия над порядками: сначала из регистра с плавающей запятой (РПЗ), адрес которого определяется содержимым регистра адреса первого операнда, считывается первый операнд, но в регистр нервого операнда через коммутатор принимается только порядок операнда (разряды знака мантиссы и мантиссы обнуляются). Затем в регистр 40 второго операнда принимается из соответствующего РПЗ порядок второго операнда. На сумматоре вычисляется разность порядков операндов, которая подается на управляющий вход сдви- 65 гателя. Если разность порядков мень ше нуля, то в РПЗ по адресу первого операнда записывается порядок второго операнда, который в этом случае является порядком результата.

После этого производятся следующие действия над мантиссами.

Из РПЗ (адрес которого сформирован в зависимости от содержимого регистров кода операции, адреса перного и второго операндов) читается мантисса (разряды порядка обнулены) операнда с меньшим порядком и через коммутатор принимается на регистр первого операнда. Затем из РПЗ читается мантисса операнда с большим порядком и через коммутатор принимается на регистр второго операнда.

После этого мантисса из регистра первого операнда поступает на сдвигатель, где сдвигается вправо на количество тетрад, равное величине разности порядков, а затем принимается на первый вход сумматора. Включаются цепи прямой передачи. Мантисса из регистра второго операнда принимается на второй вход сумматора.

При сложении с ПЗ включаются цепи прямой передачи, при вычитании с ПЗ вЂ” цепи инверсной передачи. На сумматоре выполняется суммирование мантисс и, в следующий момент времени, результат вычислений из сумматора принимается на регистр результата, откуда затем записывается в блок MII, в РПЗ по адресу первого операнда.

Недостатком данного устройства также является невысокое быстродействие при выполнении команд неэквивалентности, вычитания операндов ФЗ и сложения, вычитания операндов с

ПЗ при равенстве адресов первого и второго операндов, так как эти команды выполняются как обычные двухоперандные команды.

Цель изобретения — повышение быстродействия арифметического устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок местной памяти, коммутатор, регистры первого и второго операндов, сдвигатель, сумматор, регистр реэультата, регистр кода операции, регистры адреса первого и второго операндов, формирователь адреса, причем выход блока местной памяти соединен с первым входом коммутатора, первый и второй выходы коммутатора соединены со входами регистров перного и второго операндов соответственно, выход регистра первого операнда соединен со входом сдвигателя, выход сдвигателя соединен с первым входом сумматора, выход регистра второго операнда соединен со вторым входом сумматора, выход сумматора соединен со входом регистра результата, выход регистра результата соединен со входом блока местной памяти и со вторым входом коммутатора, входы регистров кода операции и адреса первого и нторого операндов соединены со нходами устройства, первый выход регистра кода операции, выходы регистров адреса первого и второro операндов соединены соответственно с тремя входами формирователя адреса, выход формирователя адреса соединен с адресным входом блока местной памяти, введен анализатор равенства адресов, первый и второй информационные входы которого соединены с выходами регистров адреса первого и второго операндов соответстненно, первый управляющий вход анализатора соединен со вторым ныходом регистра кода операции, второй управляющий вход анализатора соединен с третьим выходом регистра кода операции, первый выход соединен с управляющим входом сдвигателя, а второй выход — c управляющим входом регистра результата.

Схема устрОйства приведена на фиг. 1, схема анализатора равенства адресов — на фиг. 2.

Устройство содержит: блок 1 местной памяти (МП), включающий в себя регистры общего назначения {РОН) и регистры с плавающей запятой (РПЗ), коммутатор 2> регистр 3 второго операнда, регистр 4 первого операнда, сдвигатель 5, сумматор 6, регистр 7 результата, формирователь адреса 8, регистр 9 кода операции с выходным дешифратором кода операции, регистр

10 адреса первого операнда, регистр

11 адреса второго операнда, анализатор 12 равенства адресов с выходами 13, 14.

Анализатор равенства адресов содержит схему 15 неэквивалентности, две схемы совпадения 16, 17. Первый и второй входы схемы неэквивалентности являются первым и вторым информационными входами анализатора, первые входы схем совпадения 16 и 17 соединены с выходами схемы 15 неэквивалентности, второй вход схемы совпадения 16 является первым управляющим входом анализатора, второй вход схемы совпадения 17 янляется вторым управляющим входом анализатора, выход схемы совпадения 16 является первым выходом 13 анализатора выход схемы совпадения 17 является вторым выходом 14 анализатора.

Анализатор 12 равенства адресов работает следующим образом. Адреса первого и второго операндов (A1 и

A2) суммируются по модулю дна на схеме 15 и вырабатывается сигнал равенстна адресов А1 = A2, который подается на первые входы схем совпадения 16 и 17. На второй вход схемы совпадения 16 подается со второго выхода регистра 9 кода операции сигнал кодов операций сложения с ПЗ.

Сигнал с выхода 13 схемы совпадения

16 подается на управляющий вход сдвигателя 5, где управляет сдвигом слагаемого влево на один разряд. На второй вход схемы совпадения 17 подается с третьего выхода регистра 9 сигнал кодов операций неэквивалентности и вычитания с ФЗ и ПЗ. Сигнал с выхода 14 схемы совпадения 17 подается на управляющий вход регистра

7 результата, где управляет обнулением регистра 7.

Рассмотрим выполнение в устройстве команд неэквивалентности, вычитания с ФЗ и сложения, вычитания с ПЗ, При А1 ф А2 перечисленные команды в устройстве выпблняются так же, как и в устройстве-прототипе. Равен-ство Ai и А2 означает выполнение команд с одним и тем же операндом, что часто приводит к заранее известному результату. Например, результатом в команде неэквивалентности, реализующей сумму по модулю два операнда самого с собой, будет нуль, который записывается в РОН по адресу, заданному в регистре 10 (A1).

Аналогично при выполнении команд вычитания с ФЗ или ПЗ нулевой результат, полученный в результате вычитания операнда самого из себя, также обнулит POH или РПЗ по адресу А1.

Рассмотрим выполнение команд неэквивалентности и вычитания с ФЗ и ПЗ при A1 = A2 в предлагаемом устройстве.

Сначала из блока ОП в регистрЫ

9-11 принимаются код команды неэквивалентности или вычитания с ФЗ или ПЗ и адреса РОН или РПЗ, в зависимости от которых формируется адрес ячейки в блоке МП. Затем с выхода 14 анализатора 12 равенства адресов подается сигнал на управляющий вход регистра 7 результата, и регистр 7 обнуляется, Результат вычислений записывается в блок МП, в

POH или РПЗ по адресу А1.

Рассмотрим выполнение команды сложения с ПЗ при A1 = A2 в предлагаемом устройстве.

Перед обработкой мантисс действия над порядками не производятся, так как порядки обоих операндов равны и разность их равна нулю.

Мантиссы обрабатываются следующим образом. Сначала из РПЗ, адрес каторого сформирован в зависимости от содержимого регистров 9, 10, читает- ся 56-разрядная мантисса (8 разрядов характеристики обнулены) операнда и через коммутатор 2 принима763892

15 ется на регистр 4 первого операнда. Затем мантисса из регистра 4 поступает на сдвигатель 5, где сдвигается влево на один разряд (увеличивается вдвое). С выхода сдвигателя 5 мантисса результата принимается на первый вход сумматора 6, в котором блокируются цепи суммирования и осуществляется прямая передача из сдвигателя 5 на регистр 7 результата.

После этого из регистра 7 мантисса результата вычислений записы. вается в блок МП, в РПЗ по адресу

А1. Команды неэквивалентности и вычитания с ФЗ в устройстве при равных адресах операндов выполняются в 2 раза быстрее, чем в устройствепрототипе, так как здесь нет потерь времени на последовательность считывания из местной памяти двух операндов, а сразу записывается пред- 20 сказанный нулевой Результат.

Команда вычитания с ПЗ в предла" гаемом устройстве при равных адресах операндов выполняется в 3,5 раза быстрее, а команда сложения с 25

ПЗ вЂ” в 2,3 раза быстрее, чем в устройстве-прототипе.

Команды неэквивалентности, вычитания с ФЗ и ПЗ и равными адресами операндов довольно часто применяются, например, для очистки POH и РПЗ, а команда сложения с ПЗ и равными адресами операндов — для формирования сумм геометрических прогрессий с основанием 2. Поэтому ускорение. выполнения этих команд приведет к увеличению общего быстродействия арифметического устройства.

Формула изобретения

1. Арифметическое устройство, со- 40 держащее блок местной памяти, коммутатор, регистры первого и второго операндов, сдвигатель, сумматор, регистр результата, регистр кода операции, регистры адреса первого и второго операндов, формирователь адреса, 45 причем выход блока местной памяти соединен с первым входом коммутатора, выходы коммутатора соединены со входами регистров первого и второго операндов, выход регистра первого операнда соединен со входом сдвигателя, выход сдвигателя соединен с первым входом сумматора, выход регистра второго операнда соединен со вторым входом сумматора, выход сумма- 55 тора соединен со входом регистра ре-. зультата, выход Регистра Результа-. та соединен со входом блока местной памяти и со вторым входом коммутатора, входы регистра кода операции и регистров адреса первого и второго операндов соединены со входами устройства, первый выход регистра кода операции и выходы регистров адреса первого и второго операндов соединены соответственно с тремя входами формирователя адреса, выход формирователя адреса соединен с адресным входом блока местной памяти, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введен анализатор равенства адресов, причем первый и второй ин-, формационные входы анализатора соединены с выходами регистров адреса первого и второго операндов соответственно, первый управляющий вход анализатора соединен со вторым выходом регистра кода операций, второй управляющий вход анализатора соединен с третьим выходом регистра кода операций, первый выход анализатора соединен с управляющим входом сдвигателя, второй выход анализатора соединен с управляющим входом регистра результата.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что айализатор равенства адресов содержит элементнеэквивалентности и два элемента И; причем первый и второй входы элемента неэквивалентности являются информационными входами анализатора, выхсд элемента неэквивалентнооти соединен с первыми входами обоих элементов И, второй вход первого элемента И является первым управляющим входом анализатора, второй вход второго элемента И является вторым управляющим входом анализатора, выходы первого и второго элементов и являются выходами анализатора.

Источники информации, принятые во внимание при экспертизе

1. Дроздов Е. A. и др. Электронные вычислительные машины единой системы. М., "Машиностроение", 1976, с. 214, рис. 6, 4.

2. Патент США Р 3626427, кл. 340-172,5, 1972,.

3. Патент США Р 3474239, кл. 235-175, 1969 (прототип).