Устройство ввода-вывода

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ -СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. саид-ву (22) 3аявлено 27127б (23) 2434710/18-24 (5Ф)М. Кл.

G 06 F 3/04 с присоединенмем заявки М (23) Г3риоритет

ГосударственкыА комитет

СССР по делам пзобретениА и открытнй

Опубликовано 231180. Бюллетень Йо 43

Дата опубликования описания 231180 (53) УДК681. 3 (088.8) с (72) Авторы изобретения

Р.И. Заславский, А.П. Щередин, R.Ï. Нефедченко, С.Г. Дехтяренко и С.А. Аптекарь

Киевский ордена Трудового Красного Знамени завод вычислительных и управляющих машин (7 f) Заявитель (54) УСТРОИСТВО ВВОДА-ВЫВОДА

1 .Изобретение относится к вычислительной технике и может быть исполь-" зовано при конструировании селекторных каналов ввода-вывода.

Каналы осуществляют обмен данных S с внешними устройствами. Передача данных между внешними устройствами и каналом выполняется параллельными кодами, которые далее называются байтами и содержат в типичном случае 8 lO двоичных разрядов. В операции чтения канал принимает данные иэ внешнего устройства по входным информационньвс шинам интерфейса и из полученных байтов формирует единицу информации, пригодную для записи в оперативную память и называемую далее словом.Размер слова определяется разрядностью оперативной памяти и обычно составляет 2,4 или 8 байтов. После формирова- Я ния каждого очередного слова канал посылает в процессор запрос на передачу этого слова в оперативную память. В операции записи канал формирует запросы на считывание слов из 25 оперативной памяти и побайтно передает эти слова во внешнее устройство по выходньм информационным шинам интерфейса. Канал содержит также средства, позволяющие распознать условия 30 окончания передачи данных и сообщить об этом процессору и внешнему устройству.

Процессор осуществляет инициирование операций ввода-вывода, передачу данных между каналами и оперативной памятью.

Известно устройство для ввода-вывода, содержащее главный канал, в состав которого входит информационный регистр, соединенный по входу.и выходу с сумматором, блоком местной памяти, информационной магистралью оперативной памяти и регистрами данных подканалов, содержащих счетчик номера байта с дешифратором, выход которого подключен к управлякщему входу регистра данных, и узел управления, первый выход которого соединен со входом блока управления главного канала (1 ).

Иедостаток этого устройстванизкая скорость передачи массивов, связанных цепочкой данных. Этот недостаток обусловлен тем, что расположение байта данных в буферном регистре подканала определяется позицией этого байта в слове. Указанный недостаток существенно снижает быст781803 родействие канала при передаче массивов с использованием цепочек дан-, ных.

Пусть, к примеру, требуется прочитать зону с магнитной ленты, причем этот массив надо записать в две и смежные области оперативной памяти. Программа канала в этом случае состоит из двух управляющих слов, связанных цепочкой данных.

Первое управляющее слово содержит начальный адрес первой области оперативной памяти и число байтов, которое в эту область надо поместить, второе управляющее слово содержит аналогичную информацию о второй области памяти. Передача данных начинает- 15 ся с использованием информации в первом управляющем слове. Как только принят последний байт из числа относящихся к первой области памяти, обмен с внешним устройством временно приос- Щ танавливается, так как подканал не знает, в какое место поместить следующий байт данных. Обмен возобновляет.ся лишь после выполнения всех действий, связанных с переходом по цепочке данных (записи последнего слова данных в первую область оперативной памяти, считывания из оперативной памяти и размещения из местной памяти второго унравляющего слова, заполнения счетчика и регистра информацией 30 из второго управляющего слова). Время перехода no öåïo÷êå данных во много раз (примерно на порядок) превышает период следования байтов, не связанйых цепочкой, и, следовательно, во 35 столько же раз уменьшается скорость обмена с синхронными и нЕбуферизованными внешними устройствами (типа магнитных дисков и лент) .

Недостатком устройства является также сложность алгоритма формирования остаточного счета, обусловленная принятым способом подсчета количества переданных байтов, при котором требуются дополнительный регистр, 45 специальные микрооперации сумматора, значительные затраты времени главным каналом и усложнение блока управления.

Наиболее близкое к предлагаемому 50 техническое решение — устройство ввода-вывода, содержащее регистр данных первый и второй счетчики, первый и второй дешифраторы, блок управления, блок буферных регистров, причем первый, второй и третий выходы блока управления являются соответственно первым, вторым и третьим выходами устройства, первый, второй, третий и четвертый выходы устройства соединены со входом первого счетчика, с пер- 60 вым информационным входом регистра данных, со входом второго счетчика и с первым выходом блока управления, выход первого -счетчика соединен со б5 входом первого дешифратора, выход которого соединен с управляощим входом

Регистра данных, первый выход регистРа данных является четвертым выходом устройства, выход второго счетчика соединен со входом второго дешифрасо ВТорММ входом блока управ» третьим выходом у Тр Т . (2 ).

Недостаток этого устройства - низкая скорость передачи данных, обусловленная тем, что каждый передаваемый байт последовательно проходит через все буферные регистры.

Другим недостатком является большой расход оборудования на построение узла счета байтов- содержащего полноразрядный счетчик с дешифратором и связи с выходов этого счетчика на вход сумматора. Разрядность счетчика равна длине поля счета в управляющем слове. От длины этого поля зависит величина массива, котбрый можно передать в одной операции ввода-вывода. Поэтому поле счета обычно достаточно большое.

Цель изобретения — повышение производительности и сокращение аппаратурных затрат.

Поставленная цель достигается тем, что в устройство введены первый и второй элементы ИЛИ, третий дешифратор, элемент НЕ, элемент И, первый и второй триггеры, причем пятый и шестой входы устройства соединены соответственно со входом первого элемента ИЛИ и со входом третьего дешифратора, выход которого соединен с единичным входом первого триггера и со входом элемента НЕ, выход которого соединен с нулевым входом первого триггера и с единичным входом второго триггера, нулевой выход второго триггера является пятым выходом устройства, единичный выход первого триггера соединен с третьим входом блока управления и первым входом элемента И, выход второго дешифратора соединен со вторым входом элемента

И, выход которого соединен с четвертым входом блока управления, четвер- . тый выход блока управления соединен со входом второ"о элемента ИЛИ и с управляющим входом блока буферных Регистров, выходы которого соединены соответственно со входами второго элемента ИЛИ, выход второго элемента

ИЛИ соединен со вторым информационным входом регистра данных и является шестым выходом устройства, выход первого дешифратора соединен со входом первого элемента ИЛИ, выход которого соединен с информационным входом блока буферных регистров, вторые информационные выходы регистра данных соединены соответственно со входами первого элемента ИЛИ.

На чертеже изображена блок-схема устройства ввода-вывода.

781803

Устройство содержит процессор 1, информационный регистр 2, регистр 3 данных, первнй счетчик 4. первый дешифратор 5, блок б управления, блок 7 буферных регистров,в который входят п буферных регистров, входную 8 и выходную 9 линии управления интерАейсом ввода-вывода, информационную магистраль 10 оперативной памяти, первый элемент ИЛИ 11, второй элемент ИЛИ 12, элемент НЕ 13, вто- . рой счетчик 14, второй дешиФратор

15, первый триггер 16, второй триггер 17, третий дешифратор 18, элементы И 19, входную 20 и выходную 21 шины инФормационного регистра, вход- ную 22, и выходную 23 информационные шины интерфейса ввода-вывода.

Устройство работает следующим образом.

Процессор 1, воспринимая команду ввода"-вывода, подключается к указанному в команде каналу и считывает из оперативной ц управляющее слово, которое через регистр 2 записывается в память подканалов (предполагается, чтб обмен с оперативной памятью выполняется 4-байтовыми словами, такую же разрядность имеют магистрали 10, 20-22 и регистры 2 и Э,другой размер слова не противоречит существу изобретения). Два младших разряда поля адреса данных в управляющем слове, определяющие позицию байта данных в слове, передаются из регистра 2 в первый счетчик 4". Несколько мпадших разрядов поля счета в управляющем слове передаются из регистра 2 во второй счетчик 14, число этих разрядов и соответственно разрядность счетчика 14 зависят от суммарной емкости регистров данных 3 и блока 7 буферных регистров. Максимальный код в счетчике 14 должен быть не меньше количества байтов в блоке буферных регистров (если, как показано на чертеже, счетчик 14 - четырехразрядный то при 4-байтовом регистре 3 данных блок буферных регистров содержит 411 буферных регистров). Одновременно с заполнением счетчика 14 включается третий дешифратор 18. Этот де- шифратор - общий для всех каналов, подключенных к процессору. Он анализирует старшую часть поля счета. Если этот код отличен от нулевого, возбуждается сигнал на инверсном выходе дешифратора, который по линии устанавливает второй триггер 17 и сбрасывает первый триггер 16. Затем младшая часть поля счета обнуляется и в таком виде счет записывается в память подканалов процессора.

Далее канал устанавливает связь с внешним устройством и начинает передачу данных. Прием к выдача байтов сопровождаются обменом сигналами управления по линиям 8 и 9.

Если выполняется операция чтения, байт данных принимается с шин 22 на соответствующий вход первого элемента ИЛИ 11 и затем помещается в блок

7 буферных регистров, следующий байт помещается s регистр 7 к т.д. Буферные регистры используются по кольцевому принципу — после заполнения регистра 7 вновь используется регистр

71, если он к этому времени освобождается. Параллельно с накоплением в буферных регистрах данные через второй элемент ИЛИ 12 передаются дальше в регистр 3, где формируется слово для записи в оперативную память. Выдача байтов из блока 7 бу15 ферных регистров происходит в порядке их поступления кз внешнего устройства (сначала считывается первый байт иэ регистра 7 и т.д.). Блок б управления следит эа расположени20 ем данных в блоке 7 буферных регистров и управляет приемом и выдачей информации. Блок 6 управления содержит, в частности, счетчик буфера, который указывает, сколько байтов находится в буферных регистрах, при приеме в буферные регистры каждого байта к содержимому счетчика прибавляется единица, при выдаче — вычитывается.

С выхода второго элемента ИЛИ 12 данные записываются в тот байт регистра 3, который указан кодом в перВом счетчике 4. Затем к содержимому счетчика 4 прибавляется единица, к очередная передача выполняется в следующий байт регистра 3. Во время каждой передачи в регистр 3 происходит также вычитание единицы из содержимого второго счетчика 14. Чосле того как заполнится последний байт регист49 ра 3, блок б управления посылает запрос на передачу слова в оперативную память к пооцессор 1 переключается на обслуживание данного канала. Из памяти подканала считывается адрес данных, который помещается в регистр

2 и оттуда по шинам 21 передается на магистраль 10 оперативной памяти и в сумматор. Последний увеличивает адрес на 4 (прк 4-байтовом слове), к новое значение адреса возвращается в память подканалов. Затем данные иэ регистра 3 через шину 20, регистр

2, шины 21 и 10 передаются в операткэную память. Регистр Э освобождается и возобновляет прием данных из буферных регистров. По мере Формирования в регистре Э каждого следующего слова обращения к оперативной памяти повторяются.

В моде передачи байтов в регистр

gj 3 содержимое второго счетчика 14 уменьшается к в какой-то момент становится нулевым. После следующего вычитания в счетчике образуется максимальный код и формируется сигнал д заема, который срабатывает второй

781803

:триггер 17. Нулевое состояние этого триггеъа воспринимается процессором и во время ближайшего обращения к оперативной памяти происходит модификация счета и анализ его значения.

Счет считывается из памяти подканалов и через регистр 2 подается в сумматор, где он уменьшается на 16 (при

4-разрядном счетчике байтов 14). Новое значение счета помещается в ре» гистр 2, анализируется третьим дешифратором 18 и возвращается в память подканалов. Если счет отличен от нулевого, то сигнал на инверсном выходе дешифратора вновь устанавливает второй триггер 17 и подтверждает нулевое состояние первого триггера 16.

Когда счет после очередной моди»

Фикации становится нулевым, срабатывает третий дешифратор 18, выходной сигнал которого устанавливает первый триггер 16. С этого момента блок 6 управления анализирует на равенство текущее содержимое второго счетчика

14 и счетчика буфера. Совпадение этих кодов означает, что в буферные регистры принят последний байт данных начального управляющего слова. Тогда блок 6 управления анализирует условия перехода по цепочке данных и, если они отсутствуют, посылает внешнему устройству по линии 9 сигнал окончания передачи данных. Затем в оперативную память передаются данные, имеющиеся еще в регистре 3 и блоке 7 буФерных регистров. Сигнал с первого выхода блока б управления, как сигнал окончания передачи данных, поступает в процессор. Если условия перехода по цепочке данных существуют,то вырабатывается соответствующий сигнал, процессор считывает из оперативной памяти следующее управляющее слово и заполняет ячейки местной памяти подканалов, счетчики 4 и 14 и триггеры

16 и 17 новой информацией. Во время выполнения этого процесса переход по цепочке прием данных из внешнего устройства продолжается без перерыва и в прежнем темпе ° Байты данных, связанные с новым управляющим словом,накапливаются а блоке 7 буферных регистров и, когда переход завершается, передаются дальше а регистр 3 и в

Оперативную память. Таким образом,если количество регистров 7 -7 блока

4 буферных регистров достаточно для буферизации всех байтов, поступакщих за время выполнения перехода по цепочке данных, то этот переход выполняется с максимальной скоростью канала.

% .

В операции записи данные передаются в противоположном направлении.

Слово считывается из оперативной памяти через шины 10 и 20, регистр 2, шину 21, записывается а регистр 3 и затем побайтно передается в блок 7

S0

Передача данных может завершиться до исчерпания счета. Происходит это по инициативе канала либо внешнего устройства вследствие обнаружения необычной ситуации или конца зоны на носителе.

По сигналу окончания передачи данных процессор 1 Формирует информацию, характеризующую завершившуюся операцию и содержащую, а частности, остаточный счет. Последний образуется следующим образом. Счет из памяти подкаыалов через регистр 2 пода" ется а сумматор, где он логически суммируется с содержимым счетчика 14 байтов. Результат и является остаточным счетом для операции чтения.

Если выполнялась операция залисн,к этому результату прибавляется содержимое счетчика буфера, соединенного с сумматором, как и счетчик 14, через, группу разрядов регистра 2.

Ф буФерных регистров через первый элемент 11, управляемый выходом первого дешифратора 5. После каждой выдачи из блока буферных регистров регистра

7 происходит прибавление единицй к содержимому первого дешифратора 5 и содержимому первого счетчика 4, а также вычитание единицы из содержимого второго счетчика 14. Из блока 7 буферных регистров данные поступают

10 на .шину 23 через второй элемент ИЛИ

12 ° Таким образом, независимо от объема буфера байты в подканале последовательно проходят толвко через два регистра. После освобождения регистра 3 обращение к оперативной nai$ мяти повторяется. На каждом таком обращении выполняется, как и в операции чтения, модификация адреса дан- . ных и, если второй триггер 17 сброшен, — модификация счета с последуюЗ1 щим анализом результата. Когда устанавливается цервын триггер 16, потенциал на его выходе подготавливает элемент И 19 к приему выходного сигнала второго дешифратора 15. Последний анализирует на нуль содержимое счетчика 14, Когда дешифратор срабатывает, на выходе элемента И

1 9 вырабатывается сигнал, аосприни1 маемый блоком б уп авления. Появле30 ние этого сигнала означает что из регистра 3 выдан последний байт из

/ числа указанных а поле счета начального управляющего слова. Далее анализируются условия перехода по цепочке данных и а процессор посылается

35 сигнал окончания передачи данных либо сигнал перехода. Если необходимо, переход выполняется одновременно с выдачей из блока 7 буферных регистров последних байтов старого масси" ва. Еслй цепочки данных нет, то после выдачи этих байтов внешнему устройству посылается по линии 9 сигнал окончания передачи данных.

781803

10.дешифратор, элемент НЕ. элемент И, первый и второй триггеры, причем пятый и шестой входы устройства соединены соответственно со входом первого -элемента ИЛИ и со входом третьего дешифратора, выход которого соединен с единичным входом первого триггера и сб входом элемента НЕ, выход которого соединен с нулевым входом первого триггера и с единичным вхоО дом второго триггера, нулевой выход второго триггера является пятым выходом устройства, единичный выход первого триггера соединен с третьим входом блока управления и с первым входом элемента И, выход второго дешифратора соединен со вторым входом элемента И, выход которого соединен с четвертым входом блока управления, четвертый выход блока управления соединен со входом второго элемента ИЛИ и с управляющим входом блока буферных регистров, выходы которого соединены соответственно со входами второго элемента ИЛИ, выход второго элемента

ИЛИ соединен со вторым информационным входом регистра данных и является шестым выходом устройства, выход первого дешийратора соединен co аходом первого элемента ИЛИ, выход которого соединен с информационным входом блока буферных регистров, вторые информационные выходы регистра данных соединены соответственно со входами первого элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 312254, кл. G 06 F .

Формула изобретения

Устройство ввода-вывода, содержащее регистр данных, первый и второй счетчики. первый и второй дешиьраторы, блок управления, блок буферных регистров, причем первый, второй и третий выходы блока управления являются соответственно первым, вторым ЯО и третьим выходами устройства, первый, второй третий и четвертый выходы устройства соединены соответственно со входом первого счетчика, с первым информационным входом регистра данных, со входом второго счетчика и с первым выходом блока управления, выход первого счетчйка соединен со входом первого дешифратора, выход которого соединен с управляющим входом регистра данных, первый выход 30 регистра данных является четвертым выходом устройства, выход второго счетчика соединен со входом второго дешифратора, со вторюю входом блока управления и с третьим выходом уст- 35 ройства, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности и сокращения аппаратурных затрат, в устройство введены первый и второй элементы ИЛИ, третий

В предлагаемой структуре буфера данных отсутствуют непосредственные передачи из одного буферного регистра в другой и в каждый момент времени обращение выполняется только к одному буферному регистру. Благодаря этим свойствам буфер может быть построен на элементах современной полупроводниковой памяти. Такой буфер,обладая большой емкостью, имеет простую схему и -одержит мало. элементов.

2. Хассон С. Микропрограммное управление..М. "Мир", 1974, т.2, гл. 7, 8 (прототип).

781803

Составитель И. Сигалов

Редактор И. Николайчук Техред A.A÷ Корректор Л. Иван

Заказ 8135/53 Тираж 751 Подписное

BHHHtIH ГосуДарственного комитета СССР по делам изобретений и открытий

113035,.Москва, %-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул . Проектная, 4