Запоминающее устройство

 

ОП ИСАМИ Е

ИЗОБРЕТЕНИЯ к литовскому свидитильствт (64 ) Дополнительное к аат. санд-ау(22) Заявлено 04.11 78 (24)2680485/18-24

Союз Советских

Социалистических республик

«»781973 (И)М. Кл . 11 С 11/ОО

Q 11 С 29/ОО с присоединением заявки Ж

ВеудеретееееМ кедетет

CCCP ке делен кзебретекк44 м ет3фнтяк (23) 44рнорнтет

Опубликовано 23.11 80. Бюллетень Ab 43 (53) УДК681.327 ..6 (088.8) Дата опубликования описания 23.11.80 (72) Авторы изобретения

Х. H. Острась, А. И. Кись и К. P. Бурик (74) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к автоматике, и вычислительной технике, а именно к за . поминакхиим устройствам (ЗУ) вычислительных машин параллельного действия, к которым предьявпяются требованйя устранения, одной неисправности.

Известйо параллельное запоминающее .. устройство, содержащее числовйе и разрядные тракты, дополнитепьнйй рвзфяднйй . тракт и регистр, нулевые выхрды которо.го подсоединены к упрввпякхпим входам вентилей, вкпюченных во .входные и выходные цепи разрядных трактов, а единичные ,выходы триггеров регистра подсбедйненй к управлякецим входам вентипей, включен- ных во входные цепи связи квждоГо предыдущего разрядного тракта с поспедующим разрядным трактом, и к управапсщим входам вентилей, вкпюченных в выходные иепи связи каждого поспедутощего разряд ного тракта с предыдущим разрядным трактом, при этом единичные входы триггеров адреса связаны через вентили с уттравпякхцей шиной Я.

2.

Яед@статок этого устройства — низкое бис сродействне ири переключении резервного paapsga иа место отказавшего, так иак фвзФрвиый разряд подключается послеФ6ватент;кто вместо первого,- второго, 44.=го до тек ттор, пейна не забпокируется разряд, являкеттийси источником ошибки. Если не.испфавйос ть s g -ом разряде, то.необходимо t4 перекщоченнй дпя устрвйеиия не- исправности.

Наибопее близким техническим решением: к предпагаемому явпяется устройство, содержащее группы элементов И, регистр адреса,:нулевые выходы которого подключены к одним из входов элементов И первой и второй групп, другие входы которых соединены соответственно с входами устройства и выходами одноразрядных блоков, памяти, а выходы подключены соответственно к входам; одноразрядных блоков памяти и выходам устройства, резервный одноразрядный блок памяти, управлякхпую и контропьные шйньт, третью, четвертую н пятую группы элементов И, причем пер3 781973" 4 вые входы элементов И третьей и четвер- входным шинам н к одним из входов элетой" груйй йодКйВчейй-к едийичным выход- ментов И второй и третьей групп, другие

= йм регистра адреса, вторые входы = входы элементов И второй н четвертой, соответстнейно к входам устройства и вы- третьей и пятой групп соединены соответ ходу:резервного одноразрядного блока па- ственно с нулевыми и единичными выхода.

"= Мйти ;"а simоды - соответственно к вхо- ми регистра адреса, выходы элементов И ду резервного одноразрядного блока па- второй группы через соответствующие одно мятй и выходам устройства, первые вхо- разрпдные блоки памяти подключены к одды элементов И пятой группы соединению ннм из входов элементов И четвертой груп. с входами устройства, вторые входы - 10 Пы, выходы элементов И четвертой группы подключены к выходным шинам и выходу с управляющей шиной, а выходы - с входами регистра" адреса, нулевые выходы ре гистра адреса подключены к входам пер- . ".ов "емен ов пят и руппы подклю

"вого элемента И, выход которого соединен,;..-O K выходам с ютветствукецих одноразс первыми входами второго и третьего . у "д х бл@ ов Я " од оразр дн й. Ре элементов H (входной.и выходной злемен- зерв"ый блок памяти, вход и выход кототы И резервного одноразрядног(» блока па- Рого подключены чеРез соответствующие мя ти ... х д, „о о „и, „, че злементы И к входной и выходной контсоОтветственно к входной контрольной ши- рож"ным "ШИйам, выл оды каждого злеменне- и вьиоду Резервного одноразрядно 20 та И ТРе и гРУпж4 КРоме и леднего блажь памяти, а выходы — соответственно, соединен через соответствующие одно-. к входу резервного одноразрядного блока : ..peaps@ e блоки памяти с одним из вхопамяти, и выходной контрольной шине Я. ;дов каждого алемента И пятой группы, Йедостатки этого устройства — наличие . кр ме последжгo, вью од последнего элемноговходового элемента И для суробиро-,2S iIIes e И третьей гРУппы соединен чеРез

" " вайня Резервного разряда, так как для по-. - одноразрядный резервный блок памятй с строения памяти с 56Жшим кбФйбСтвом раз- " одним, "из входов последнего элемента И рядов, например 64, при использовании .,и"т " .гР а од иЮе ых.вйходов имеизцейся алементной базй требуется Р " "Фа a6obc6 подключим а одним из

8 шт. восьмивходовых элементов И, что з0 Входов зпва енфэв И.. значительно усложняет устройство в пе-. «Ь счет бойкого подключения обеспечилом резервный одноразрядный блок йамя- вается иеполъзбвание вместо отказавшего ти по вхо и выходу также должен иметь " одйоразрядйого блока памяти последукхце-, К ВИЙ и йЫе moÊéé й"ЙЪ®йыФнэ йе- -" " "г оййорййрядного блока памяти, a peeeps менты для согласова нйя нагруэочных ре- д ныл "раЬфйд выполняет функции последнего жимов, im, при указанной разрядности . одноразрядного блока памяти, что сущестйа входе резервного одноразрядного блока, "вепйо упрощает устройство и повышает

":7. памяти требуется установка 9 шт, восьми его быстродействие. в содовых элементов И "а на выходе - На чертеже е т в ф

Устройство Содержит одиоразряд е бпо 1 памяти, одноразрядный ppeseeppssa ag3

Ьййод Резервного разр йа, т.е. снимает . бл к памяти б и 3 и 4 бйс родеиствие" резервйого оЗГйофИфй® @ о Й, гист 5 р, ий мити и Устройствs в +e?oM! РеiS pos g втОРОЙ пй Выходы которых подключеиз -новймк разрядоъ ч 6 Жусловлиет Ыкё.жом-м разряд блоков 1 „, ыйичж длинных пиний вязи и бФийатель- мати В б,ь 4 8 И „

BasueT 98 помехоустойчивость и быстродействие устройства. ÄS0

Цежю изобретения! является упрощение блоков 1 памяти, а выходы - к выходам устройства и повышенйе его быстродей- устройства. В блок 3 также входят эле - ствия., менты 9 И третьей группы. Выход перво-Постивйейная цеж достйгается тем, "го элемента Й третьей группы подключен

Ы . что в запоминающем устройстве, содержа- ко входу второго одноразрядного блока f шем группы .элементов И, регистр адреса, памяти, выход Д -1 элемента - ко вховходы которого через элементы И первой ду одноразрядного Резервного блока 2 группы подключены r. Управлякщей шине, памяти. В блок 4 входят также злементы

5 7819

10 И пятой группы. Один иэ входов первого элемента И пятой группы подключен к выходу второго одноразрядного блока 1 ламяти, вход g -1 элемента И этой группы — к выходу тт -го блока 1, а вход

Д-го элемента И этой же группы - к вы-. йоду одноразрядного резервного блока 1 йамяти. Выходы элеметтгов 10 И пятой группы соединены с выходами устройства.

Нулевые выходы триггеров 6 соединены с <а первыми входами элементов H второй группы и четвертой группы, единичные выходы — с первыми входами элементов И тре« тьей группы и вторыми входами элементов

И пятой груттпы. Устройство также содер- I жит элементы 11 И первой группы, .одни входы которых подключены к входам уст ройства и вторым входам элементов И второй и третьей групп, другие входы - к управляющей шине 12, а выходы - к входам 36 триггеров 6.

Устройство также садержит элементы

13 и 14 И одноразрядного резервного блока памяти, одни из входов которых подключеньт к нулевому выходу триггера 6 2s ,тт-го разряда регистра адреса, вторые входы - соответственно к входной контрольной шине 15 и выходу блока 2, а выходы — соответственно ко входу блока 2 и выходной контрольной шине 16. 36

Устройство работает следующим образом.

В исходном состоянии при отсутствтти сит нала на шине 12 элементы 11.И закрыты, триггеры 6 регистра 5 установлэ.-З ны в нулевое состояние (на нулевых выходах высокий потенциал, а на. едийичнвтх выходах - низкий). Элементы 9 и 10 И закрыты, элементы 7 и 8 И открыты и пропускают сигналы со входов ЗУ на вьт-. ходы .одноразрядных блоков памяти (ВП) 1 и с выходов одноразрядных БП 1 на вы ходы устройства. Высокий потенциал на нулевом выходе последнего трютера 6 регистра 5 открывает элементы 13 и 14 И, и вход 15 контрольной шины подсоедийяется ко входу одноразряднот o резервного

БП 2, а выход одноразрядного резервного

БП 2 подсоединяется к выходной контрольной шике. llo появления неисправности од о поразрядный резервный БП 2 используется для контроля на четность.

При налички неисправности одног© из одноразрядных БП 1 на шину 12 подает ся сигнал, который открывает элементы

11 И. Со входов ЗУ через элементы 11

И подается код на единичные входы триггеров 6 регистра 5. Код состоит из ну73 6

:лей и единиц. Hs входы триггеров 6 регистра адреса 5, находящихся перед неисправным разрядом БП 1, подаются яуле1 вые сигналы, а на остальные единичные.

Единичные сигналы устанавливают триггеры 6 регистра 5 в единичное состояние

I (as единичных вьиодах триггеров 6 высо,кий потенциал, as, нулевых выходах - низкий}, нулевые сигналы кода подтверждают нулевое состояние остальных триггеров 6.

Сигнал снимается с шины l2 и элементы

И закрываются. Триггеры 6„находящиеся перед неисправным разрядами, остаются в нулевом состоянии а триггеры 6 неисправного и всех последующих разрядов -. в единичном, элементы 7 и 8 И, подклю ченные к нулевым выходам триггеров 6;установлеиньтх s единичное- состояние, закрываются, а элементы 9 н 10 И, подключенные к единичным выходам триггеров 6, установленных в. нулевое состоя- ние, открываются и соедийяют входы уст ройства начиная с неисправного разряд& со входами последутотких одноразрядных

5П 1 таким образом, что последний вход устройства оказывается подключенным ко

hxoay одноразрядного резервного БП 2,а выход одноразрядного БП 2 подключается к последнему выходу устройства, выход последнего одноразрядного БП 1 подсоединяется к предпоследнему выходу устройства и т.д., выход БП 1, стоящего перед неисправным БП 1, подсоединяется к выходу устройства неисправного разряда.

Таким образом, неисправный одноразрядный БП 1 блокируется, вместо него лодключается последующий ВП 1, вместо тт-1 одноразрядного БП 1 подключается

1тт-ый однораэрядттьтй БП 1, а резервный

БП 2 выполняет функции тт -ro одноразрядного БП 1. Одновременно отключается схема контроля, так как с нулевого выхода последнего триггера 6 подается низкий нотенциал на входы элементов 13 и

14 И. При этом элементы 13 и 14 И выклктчавтся и прорывают цепи для сит напав со входа 15 на вход одноразрядного резервного БП 2 и с выхода одноразрядного резервного БП 2 на выход

16.,Нра этом контроль не производится.

Предлагаемое устройство имеет по еравненню с известным более простую

«онструкцию вследстиие исключения многовхттдового элемента И, формирующего сигнал на подключение резервного разряда вместо отказавшего одного из основньтх разрядов, и применения в данном устройстве только двухвходовых элементов

7 781 97

-И, а также обеспечивает повышение быст родействия резервного разряда и всего устройства в целом за счет уменьщения задержки на- величину, обусловпеннув необходимостью, вкжочения допопнитепьного оборудования в тракт вход-выход резервного разряда при каком-либо неисправном одноразрядном блоке памяти, и уменьшении длины пиний связи по цепям подключения резервного бпока вместо одного as 10 основных до величины связи гопько ме@. ду двумя соседними бажами, чт6 увеличивает помехоустойчивость и быстродейст вие устройства..И

Формула изобретения

Зайоминакзцее устройсгво, содержащее группы эпементов И, регистр адреса, входы которого через Эпементы И первой груп->,,2о пы подключены к управлякгцей шине, вход ным шинам и к одним.из входов эпемен» тов И второй и третьей групп, другие входы элементов Я второй и четвертой, тре- тьей и питой групп соединены соответс 2й венно с нуйевы>ми и единйчнмми . выходами регистра адреса,- выходы эпеменгов И второй группы через соьтветст вувщие одйзразрядные бпоки памяти под-, >клю4ены к одним из входов эпементов И 30

С, 3, 8 четвертой группы, выходы элементов И четвертой группы подкаочены к выходным шинам и выходу элементов И пятой группы, одни из входов элементов.И пятой группы подключены к выходам соответствук цих одноразрядных бпоков памяти, од- норазрядный резервный блок памяти, вход

И выход которого подключены через соот-; ветствующие элементы И к входной и выходной контрольным IJIHRBMр О т л и ч а jo щ е е с я тем, что, с цепью уп- рощения устройства и повышения его быст родействия, выход каждого элемента И третьей группы„ кроме поспедне о, соединен герез соответствующие одноразрядные бпоки памяти с одним иэ входов каждого эпемента И пятой группы, кроме последаего, выход последнего элемента И тре.г тьей грунпы соединен через одноразрядный резервный бпок памяти с одним нз входов последнего элемента И пятой группы, а один из нулевых выходов регистра адреса подкаочен к одним из входов элементов И, Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

l4 263681, кп. Cj 11 С 7/ОО, 1967

2, Авторское свидетельство СССР

М 6О7276, кл. 6, 11 С 11/ОО,,Q 11 С 29/ОО, 1975 (прототип).

Составитель Л. Амусьева

Редактор И. Николайчук Техреду С.Мигунова Корректор Г. Каэарова

Закаэ 8154/63, Тираж 862 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, _#_-35, Рауоскаа наб., д. 4/5

Филиал ППП Патент,, г. Ума ород, ул. Проектнаи, 4—