Устройство для измерения полного сопротивления цепи фаза- нуль

 

1.УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ-'' ПОЛНОГО СОПРОТИВЛЕНИЯ ЦЕПИ ФАЗА-НУЛЬ, содержащее последовательно соединенные нагрузочный резистор и'тиристор, свободные выводы которых подключены соответственно к зажимам "Нуль" и "Фаза", блок однократного отпирания тиристора, синхронизирующий вход которого подключен к зажимам "Фаза" и "Нуль", а выход подключен к управляющему электроду тиристора, аналоговый запоминающий блок, подключенный входом к нагрузочному резистору, и отсчетный блок, отличающее-с я тем, что, с целью повьшения точности и упрощения процесса измерения, введены датчик времени нарастания тока нагрузки, блок вычитания, блок деления, функциональный преобразователь и сумматор, причем первый -- вход датчика времени нарастания тока нагрузки соединен с лагрузочным резистором, второй вход - с управляющим электродом тиристора, а еговыход - с первым входом функционального преобразователя, первый вход блока вычитания подключен к зажимам "Фаза" и "Нуль", первый вход блока деления соединен с выходом блока вычитания, вторые входы функционального преобразователя, блока вычитания и блока деления соединены с выходом аналогового запоминающего блока, входы сумматора подключены к выходе1м функционального преобразователя и .блока деления, а его выход - к отсчетному блоку.2.Устройство Поп.~ 1, о т л и- ' ч ающе е с я . тем, что блок деления содержит интегратор, компаратор и управляющий триггер, причем вход интё-гратора соединен с вторым входом блока деления,, а выход - с одним из входов компаратора, другой вход которого соединен с первым входом блока деления, выход компаратора соединен с одним из входов управляющего триггера, выход которого подключен к сбрасьгоающему входу интегратора и к выходу блока деления.3.Устройство по п.2, о т л и ч а-, ю щ е е с я тем, что датчик времени нарастания тока нагрузки содержит триггер, нуль-орган и дифференциатор, вход которого соединен с первым входом датчика, а выход - с входом нуль-органа, выход которого соединен с одним из входов триггера, второй вход которого соединен со вторьм вхо-' дом датчика, а выход триггера соёди- : нен с выходом датчика.сл^со ^00СП•й^

— е.— — .

Гб. 1, д, СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 (; 01 R 27/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ. (21) 2795039/18-21 (22) 05. 07. 79 (46) 30. 1.0. 86. Бюл. 1(- 40 (71) Ленинградское пусконаладочное управление и завод "Иегомметр" (72) В.К. Гарнов, Л.Г. Левин, В.Б. Рабинович, В.И. Иехов и И.В. Тупица (53) 621.317.33 (088.8) (56) Авторское свидетельство СССР

N 375583, кл. G 01 R 37/16, 1970.

Авторское свидетельство СССР

1(б 253903, кл. G 01 R 27/16, 1967. (54)(57) 1.УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ

ПОЛНОГО СОПРОТИВЛЕНИЯ ЦЕПИ ФАЗА-.НУЛЬ, .содержащее последовательно соединенные нагрузочный резистор и тиристор, свободные выводы которых подключены соответственно к зажимам "Нуль" и

"Фаза", блок однократного отпирания тиристора, синхронизирующий вход ко. торого подключен к зажимам "Фаза" и

"Нуль", а выход подключен к управляющему электроду тиристора, аналоговый запоминающий блок, подключенный входом к нагрузочному резистору, и отсчетный блок, о т л и ч а ю щ е ес я тем, что, с целью повышения точности и упрощения процесса измерения, введены датчик времени нарастания тока нагрузки, блок вычитания, н блок деления,.функциональный преобразователь и сумматор, причем первыйвход датчика времени нарастания тока нагрузки соединен с .нагрузочным резистором, второй вход — с управляющим электродом тиристора, à его выход — с первым входом функционального преобразователя, первый вход блока вычитания подключен к зажимам

"Фаза" и "Нуль", первый вход блока деления соединен с выходом блока вычитания, вторые входы функционального преобразователя, блока вычитания и блока деления соединены с выходом аналогового запоминающего блока, входы сумматора подключены к выходам функционального преобразователя и .блока деления, а его выход — к отсчетному блоку.

2. Устройство по п: 1, о т л ич а ю щ е е с я . тем, что блок де- а ления содержит интегратор, компаратор и управляющий триггер, причем вход интегратора соединен с вторым входом блока деления, а выход — е в одним из входов компаратора, другой вход которого соединен с первым входом блока деления, выход компаратора соединен с одним из входов управляющего триггера, выход которого подключен к сбрасывающему входу интегратора и к выходу блока деления.

3. Устройство по п.2,о т л и ч а".

1 ю щ е е с я тем, что датчик времени нарастания тока нагрузки содержит триггер, нуль-орган и дифференциатор, вход которого соединен с первым входом датчика, а выход — с входом нуль-органа, выход которого соединен с одним иэ входов триггера, второй вход которого соединен со вторым вхо- дом датчика, а выход триггера соединен с выходом датчика.

1 797354 2

Изобретение относйтся к области жения сети за время от коррекции электрических измерений, в частности до измерения. к определению полного сопротивления Целью изобретения является повыцепи фаза-нуль в сетях с глухозазем- шение точности за счет снижения паленкой нейтралью под рабочим напряже- g грешности от вариации фазового угла цепи фаза-нуль и от изменения напряИзвестно устройство для измерения жения сети, а также упрощение просопротивления петли фаза-нуль, содер- цесса измерения. жащее комплексное нагрузочное сопро- Поставленная цель достигается тем, тивление, модуль которого соизмерим 10 что в устройство для измерения полс величиной полного сопротивления це- ного сопротивления цепи фаза-нуль, пи фаза-нуль Z,, а аргумент равен содержащее последовательно соединенсредней величине аргумента (g> со- ные нагрузочный резистор и тиристор противления Ец, замыкатель в ви- свободные выводы которых подключены де тиристора с блоком фазового управ- 15 соответственно к зажимам "Нуль" и ления, аналоговый запоминающий блок, "фаза", блок однократного отпирания подключенный входом к нагрузочному тиристора, синхронизирующий вход сопротивлению, и измерительный орган, которого подключен к зажимам подключенный к выходу запоминающего и "Куль" а выход подключен к управУ

20 ляющему электроду тиристора, аналоНедостатками известного устройст- говый запоминающий блок, подключенва являются значительные масса,и га- ный входом к нагрузочному резистору

Э бариты, обусловленные наличием дрос- и отсчетный блок, введены датчик селя в составе комплексного нагрузоч- времени нарастания тока нагрузки, ного сопротивления; большая дополни- 25 блок вычитания, блок деления, функтельная погрешность, вызванная на- циональный преобразователь и суммагревом последнего измерительным то- . тор, причем первый вход датчика вреком, которая может в несколько раз мени нарастания тока нагрузки. соедипревышать основную погрешность. нен с нагрузочным резистором, втоНаиболее. близким техническим peme- 30 рой вход — с управляющим электродом нием к данному изобретению является тиристора, а его выход-с первым устройство для измерения сопротивле- входом функционального преобразования цепи фаза-нуль, содержащее после- теля, первый вход блока вычитания довательно соединенные нагрузочный подключен к зажимам "Фаза" и "Нул " уль резистор и тиристор, подключенные к З5 первый вход блока деления соединен с зажимам сети, переключатель, блок выходом блока вычитания, вторые вхоуправления тиристором, блок запомина- ды функционального преобразователя

В ния амплитуды падения напряжения на блока вычитания и блока деления сонагрузочном. резисторе и отсчетный единены с выходом аналогового запоблок, вход которого соединен с выхо- 40 минающего блока, входы сумматора поддом блока запоминания амплитуды па- ключены к выходам функционального дения напряжения на нагрузочном ре- преобразователя и блока деления, а зисторе, выход которого подключен к его выход — к отсчетному блоку. . нагрузочному резистору, вход блока управления тиристором соединен с за- 45 лок PBJIeHHH может быть выполнен

Блок е жимами сети, а выход - с управляющим на основе интегРатоРа, компаРатоРа и .электродом тиристора. управляющего триггера, причем вход интегратора соединен с вторым входом

Основной недостаток известного блока деления а вых од — с одним из устройства состоит в наличии значи- входов компаратора дру

50 . тельной погрешности от вариаций фазо- Рого соединен с одним из входов уп-. вого угла (р„, превышающей 1 203 при. Равляющего тРигГера, выход которого наименьших реальных значениях Е . подключен к сбрасыва

- Ч ющему входу инлока деления.

Другой недостаток заключается в не-. тегратора И к выходу блока е обходимости ручной коррекции напря-, Датчик времени нарастания тока жения сети, что усложняет процесс 55 нагрузки мо может содержать триггер, измерения и снижает производитель- нуль-орган . и е ф ность труда, а также точность изме- рого соед н ан и дешифратор, вход котосоединен с первым входом датчирения " вследствие изменения напря- ка а выход—

Э од с входом нуль-органа, 797354 выход которого соединен с одним из входов триггера, второй вход которого соединен с вторым входом датчика, а выход триггера соединен с выходом датчика, На чертеже приведена схема устройства.

Устройство содержит нагрузочный ре10 зистор 1 и тиристор 2, включенные по- . следовательно между зажимами "Фаза" и "Нуль", блок однократного отпирания тиристора 3 связан синхронизирующим входом с зажимами "Фаза" и "Нуль", 15 а управляющим входом — с командным блоком (на чертеже не показан), аналоговый запоминающий блок 4 .соединен с нагруэочным резистором 1, его вы20 ход соединен с входами функционального преобразователя 5, блока 6 вычитания и блока 7 деления, вторые входы блоков 5,6 и 7 связаны соответственно с выходом датчика 8 времени нарастания тока нагрузки, зажимами сети и выходом блока 6 вычитания, первый вход датчика 8 времени нарастания тока подключен к нагрузочному резистору

1, второй вход соединен с управляющим электродом тиристора 2, входы

-сумматора 9 подключены к выходам

30 блока 7 деления и функционального преобразователя 5; выход сумматора 9 соединен с отсчетным блоком 10, датчик 8 времени нарастания тока нагрузки содержит дифференциатор 11, нуль-орган 12 и триггер 13; вход дифференциатора 11 соединен с первым входом датчика 8, а выход — с входом нуль-органа 12, выход которого соединен с одним из входов триггера 13, второй вход которого соединен с вторым входом датчика 8, авыход - с выходом датчика 8, блок 7 деления содержит интегратор 14, компаратор 15 и управляющий триггер 16, 45 вход интегратора 14 соединен с вторым входом блока 7 деления, а выход— к одному из входов компаратора 15, другой вход которого соединен с первым входом блока 7 деления, выход ком50 паратора 15 соединен с одним из входов управляющего триггера 16, другой вход которого подключен к командному блоку (этот вход и командный блок на чертеже не показаны), выход управля- Я ющего триггера 16 соединен со сбрасывающим входом интегратора 14 и с выходом блока 7 деления.

Устройство работает следующим образом.

Зажимы "Фаза" и "Нуль" подключают соответственно к фазному проводнику и корпусу электроустановки э точке

11 измерения. После нажатия кнопки Измерение" командный блок (на чертеже не показан) выдает команду на измерение, которая поступает на вход блока однократного отпирания тиристора 3. Примерно через 3,3 мс после пеРвого же перехода напряжения на аноде тиристора 2 от отрицательных к положительным значениям выдается одиночный короткий (порядка 1 мс) импульс на управляющий электрод тиристора 2. При этом через тиристор

2 и нагрузочный резистор 1 проходит одиночный импульс тока длительностью

7-10 мс. Амплитуда импульса фиксируется аналоговым запоминающим блоком 4, а длительность нарастания (от момента отпирания тиристора 2 до момента достижения амплитудного значения) измеряется датчиком 8 време.ни нарастания тока нагрузки. Сигнал с выхода аналогового запоминающего блока 4 поступает на вход функционального преобразователя 5, на другой вход которого подается сигнал с выхода датчика 8 времени нарастания тока. Сигнал с выходм аналогового запоминающего блока 4 подается также йа вход блока 6 вычитания, где вычитается из сигнала, пропорционального амплитуде напряжения ненагруженной сети, поступающего на другой вход блока 6 вычитания. Кроме того, сигнал с выхода аналогового запоминающего блока 4 подается на вход блока 7 деления, на другой вход которого поступает сигнал с выхода блока

6 вычитания. Выходной сигнал деления 7, представляющий собой основную составляющую результата измерения

2,поступает на вход сумматора 9, представляющего собой счетчик времени, где складывается с выходным сигналом функционального преобразователя 5, представляющего собой фазовую поправку. Сигнал с выхода сумматора 9 поступает на счетный блок ,1 О.

При отпирании тиристора 2 триггер

13 устанавливается в положение отсче- та интервала времени. На выходе дифференциатора 11 и нуль-органа 12 полярность напряжения при этом тако-,.

79735

Составитель Л. Фомина

Техред И.Ходанич Корректор N- Пожо

Редактор Л. Письман

Тираж 728 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 f3035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6056/1

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ва, что подтверждает данное состояние, триггера 13. В момент достижения амплитудного значения тока нагрузки, которое фиксируется аналоговым запоминающим блоком 4, сигналы на выходах дифференциатора 11 и нуль-органа

12 меняют знак, что приводит к сбросу триггера 13. Сигналы с выхода триггера 13 в виде интервала времени и с выхода аналогового запоминающего бло- 10 ка 4 в виде напряжения поступают на соответствующие входы функционального преобразователя 5. Напряжение с выхода аналогового запоминающего блока 4 поступает на вход блока 6 вычитания, на другой вход которого подается сигнал, пропорциональный ампли- туде напряжения сети. Кроме того, напряжение выхода аналогового запоминающего блока 4 поступает на вход ин- 0 тегратора 14. На вход управляющего триггера 16 подается импульс от командного блока (этот вход триггера и командный блок на чертеже не показаны), триггер 16 устанавливается в положение, при котором блокирующий сигнал со сбрасывающего входа интегратора 14 снимается, и начинается процесс интегрирования. С выхода инте4 ф гратора l4 сигнал поступает на вход компаратора 15, на другой вход которого подается выходной сигнал блока

6 вычитания. Когда сигналы сравняются, компаратор 15 перебрасывается, перебрасывая управляющий триггер 16, при этом напряжение интегратора 14 сбрасывается на нуль. Сигналы с выхода управляющего триггера 16 и функционального преобразователя 5, представляющие собой интервал времени, пропорциональные соответственно основной составляющей результата измерения и фазовой поправке, подаются на вход сумматора 9 и далее на отсчетный блок 10. !

Предлагаемое устройство обеспечивает высокую достоверность и точность результата, в то же время за счет кратковременности протекания измерительного тока (менее 0,01 с) и малой величины (например 0,30 м) сопротивления нагрузочного резистора тепловыделение в приборе незначительно, что позволяет;выполнить его в малых габаритах, а также исключить нарушения нормальной работы испытуемых электроустановок.