Устройство для автоматическогоконтроля больших интегральных cxem

 

ПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистически к

Республик

О пн79884 l.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлеио150578 (2! ) 2617023/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 230181 Бюллетень ¹ 3

Дата опубликования описания 25,0181 (51)М. Кл.

Я 06 Р 11/00

Государствеимый комитет

СССР оо делам изобретений и открытий (53) УДК 681. 327.. 17 (088. 8) (72) Авторы изобретения

Б. Г. Сергеев, Е. П. Березов и В. Г. Чучман (71) Заявитель

Институт электронных управляющих машин (54 ) УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ

БОЛЬШИХ ИНТЕГРАЛЬН61Х СХЕМ

Изобретение относится к вычислительнок технике, в частности к средствам контроля микропроцессорных

БИС и других цифровых объектов. известно устроиство для контроля интегральных схем, позволяющее осуществить контроль логических блоков путем сравнения результатов тестирования эталонного и контролируемого объектов, а также контроль уровня потенциалов "0", "1" интегральных схем j1).

Недостатком устройства является отсутствие возможности контроля ин тегральных схем с двунаправленными выводами.

Известно устроиство, содержащее блок памяти, блок управления, блок анализа, блок индикации, генератор тестов, блок сопряжения и блок сравнения, причем управляющий вход блока анализа соединен с соответствующим выходом блока управления, первый информационный вход — с первым выходом блока памяти, первый выход — с соответствующим входом блока управления, а второй выход — с первым входом блока индикации, второй вход которого соедин«н I o вторым выходом блока хрлне1ни я IIpol рамм третий выход ко» торого соединен с соответствующим входом, а вход — с соответствующим выходом блока управления, управ- ляющие входы генератора, блока со5 пряжения и блока сравнения аоедине ны с соответствующими выходами блока управления, выход блока сравнения соединен со вторым информационным входом блока анализа, а первый и второй входы — со входами устройства, первый и второй выходы блока сопряжения соединены с выходами устройства, а первый и второй информационные входы — соответственно с выходом ге15 нератора тестов и с четвертым выходом блока памяти, пятый выход кото.рого соединен с информационным вхо:дом генератора тестов $2(, недостатком данного устройства

2() является отсутствие контроля уровня логических потенциалов "0", "1" и сравнительно невысокое быстродействие.

Целью изобретения является расши 5 рение Функциональных возможностей,, за счет обеспечения контроля больших интегральных схем с двунаправленными выводами, и повышение быстродействия устройства.

Поставленная цель достигается

ЗО тем, что .в устройство, с.одержащее

798841 генератор тестов, блок формирования входных сигналов, контролируемый блок, эталОнный блок,, блок сравнеййя, блок управления, блок памяти и блок индикации, причем информа= циойный вход блока памяти соединен с. вХодом ввода данных устройства, управляющий вход — с выходом "разрешеП. ния блока управления, командный, первый и второй информационные и тестовый. выходы блока памяти соединены с первым. входом блока управления, информационными; входами блоков индикации и формирования входных сигналов и информационным входом генератора тестов соответственно управляющий вход генератора тестов соединен с запус- 35 кающим выходом блока управления, а выход — со вторым информационным входом блока формирования входных сигналов, диагностический и эталонный выходы которого соединены с входами контролируемого и эталонного блоков соответственно, выход блока сравнения соединен со вторым входом блока управления, Первый блокирующий выход которого соединен с соответствующим входом блока сравнения, а сигнальный выход . — с управляющим входом блока индикации.

В устройство введены первый и второй блоки перекодировки данных в З0 двуразрядный двоичный код, селектор адресов и дешифратор- состояния выходов эталонного блока, выход которого соединен с третьим входом блока управления, а вход .-с выходами эталонного блока и информационным входом селектора адресов, управляющий вход которого соединен с задающим выходом блока управления, а выход с адресным входом блока памяти, второй блокирующий выход блока управле- 40 ния соединен с соответствующим входом блока формирования входных-сигналов, входы первого и второго блоков перекодировки данных в двуразрядный двоичный код соединены с выходами контролируемого и эталонного блоков, соответствено, а выходы— сс5ответственно, с первым и вторым информационными входами блока аравнения.

На чертеже приведена блок-схема Я предлагаемого устройства.

Предлагаемое устройство для контроля микропроцессорных. БИС содержит генератор 1 тестов, предназначенный для выработки последовательностей синхронизации объектов и псевдослучайный последовательностей, на базе которых формируется тест. Выходы генератора 1 тестов соединены со входами блока 2 формирования входных сигналов, обеспечивающего запоминание 46 набора сигналов, соответствующего текущеМу такту теста, и приложение его к выводам контролируемой БИС 3 и однотипной эталонной БИС 4. Выводы обеих БИС подключены соответст -Ы венно ко входам первого 5 и второго

6 блоков перекодировки данных, которые обеспечивают перекодировку .выходных сигналов БИС в двухразрядный двойчный код. Выходы первого 5 и второго

6 блоков перекодировки данных соединены с соответствующими входами

Блока 7 сравнения, который стфжит для обнаружения логического неравенства выходных сигналов контролируемой и эталонной БИС. Выход блока 7 сравнения соединен с одним из входов бло ка 8 управления. Выводы эталонной

БИС 4 соединены со входами дешифратора 9 состояния выводов, предназна- ченного для анализа состояния двуна.— правленных выводов БИС перед подачей на них входных сигналов, и с одним из входов блока 10 селектора адpecos. Выход блока 10 селектора адреса соединен с одним из входов блока

11 памяти, имеющего также вход Д2 для ввода данных. Блок 11 памяти служит для хранения команд, реализуемых устройством, а также соответствующих данных и тестов, необходимых при контроле. Выходы блока 11 памяти соединены соответственно с одним из входов блока 8 управления, с одним из входов блока 2 формирования входных сигналов, с одним из входов генератора 1 тестов, с одним из входов блока 13 индикации,предназначенного для вывода результатов контроля. Блок 8 управления обеспечивает взаимодействие всех блоков устройства в процессе проверки путем выработки соответствующих управляющих сигналов и распределения команд. и данных, поступающих из блоков 11 памяти по остальным блокам устройства. С этой целью выходы блока 8 управления соединены соответственно с управляющим входом блока 7 сравнения, управляющим входом блока 2 формирования входных сигналов, одним из вхо дов генератора 1 тестов, одним из входов блока 13 индикации с одним из входов блока 11 памяти, с одним из входов блока 10селектора адресов.

Предлагаемое устройство обеспечивает функциональный контроль БИС на псевдослучайных тестах, формируемых генератором 1 тестов на детерминированных тестах, задаваемых от внешнего источника (при большой длине теста) или предварительно записанных в блок 11 памяти на де1 терминированных тестах, задаваемых в виде программно реализуемого алгоритма с помощью команд, хранящихся в блоке 11 памяти.

Выполнение типовой программы контроля БЙС на псевдослучайных . тестах происходит следующим образом.

Входные выводы контролируемой 3 и эталонной 4 БИС (в том числе двунаправленные) подключаются к выходам блока 2 формирования входных

798841 сигналов. Выходные выводы контролируемой 3 и эталонной 4 БИС (в том числе двунаправленные) соединяются соответственно со входами первого 5 и второго б блоков перекодировки данных. В блок 11 памяти записываются последовательности команд, обеспечивающие программирование следующих операций: задание последовательности синхрони .-пии контролируемой и эталонной БИС; задание псевдослучайного теста путем установки требуемого начального состояния генератора 1 тестов, алгоритма формирования псевдослучайной последовательности и ее длины; запуск генератора тестов с целью приложения к выводам контро- 15 лируемой и эталонной БИС псевдослучайного теста, определяемого соответствующими начальным условиями прило>кение к выводам контролируемой и эталонной БИС, указанной в программе 2О последовательности сигналов приведе-ния БИС в известное начальное состояние.

После запуска устройства, с помо- Я щью соответствующих команд программы производится засылка в генератор тестов начальных условий, определяющих псевдослучайный тест и последовательность сигналов синхронизации.

После этого из блока 11 памяти поступает последовательность команд и данных, с помощью которой на входы контролируемой и эталонной БИС через блок 2 формирования входных сигналов подается соответству>ощая последовательность сигналов, приводящая обе

БИС в известное начальное сОстояние.

Затем генератор 1 тестов по команде из блока памяти обеспечивает приложение к входам контролируемой и эта- 40 лонной БИС псевдослучайного теста.

В:процессе приложения теста к входам контролируемой и эталонной БИС в с каждом его такте сигналы с. одноименных выходов БИС поступают в блоки 45

5 и б перекодировки данных, где перекодируются в двуразрядные двоичные кодь>, которые затем сравниваются в блоке 7 сравнения. Если в "каком-либо тахте теста обнаруживается неравенство значений сигналов на одноименных выходах БИС, то генератор 1 тестов останавливается, и блок индикации сигнализирует о неисправности контролируемой БИС 3. При этом в каждом

> такте проверки дешифратор 9 состоя ния выводов выявляет те выводы эталонной БИС 4, которые в данный момент находятся в .состоянии логической "1" или "0", и сообщает об этом в блок 8.управления, который выдает фо соответствующий сигнал в блок 2 формирования входных сигналов, запрещадащий подавать в данном такте на указанные выводы какой-либо двоичный сигнал. 45

При проверке БИС на детерминированных тестах, задаваемых от внешнего источника программ или предварительно записанных в блок памяти, запуска генератора тестов не прОизводится. Последовательность наборов входных сигналов контролируемой и эталонной БИС 3 и 4 задается через блок 2. формирования входных сигналов непосредственно с помощью команд и данных программ также, как это имеет место в случае последовательности приведения БИС 3 и 4 в известное начальное состояние.

Контроль микропроцессорной БИС на детерминированных тестах в общем случае требует тесты очень большой длины. Так, например только при проверке программного счетчика и регистровой памяти микропроцессора

3п еЙ 8080 необходимо соответственно 262 105и 50 10 детерминированных кодов, а для проверки всего микропроцессора требуется не менее

1 10 кодов. Для хранения тестов такой длины необходим очень большей объем памяти. Если же в процессе проверки вводить в блок памяти проверочный тест из какого-либо внешнего устройства (например, с магнитных дисков или от другой внешней памяти) .по частям, то время ввода будет большим, что ухудшает производительность устройства. Так для переписи с магнитного диска в блок 11 памяти теста объемом 1 10Ьбит потребуется время около 50 с, в дополнение к времени выполнения теста. С целью сокращения времени проверки БИС путем минимизации объема вводимых данных, определяющих тест, в предлагаемом устройстве предусмотрен еще один способ получения детерминированных тестов с помощью алгоритма, программно реализуемого- эталонной

EHC совместно с блоком 11 памяти.

Этот способ применим в тех случаях, когда проверяемая(и соответственно эталонная БИС)представляет собой устройство, способное обеспечить выборку программы из внешней по отношению к нему памяти и выполнение программы. К таким БИС относятся однокристальные микропроцессоры, контролеры внешних устройств ЭВМ и некоторые другие.

При контроле на детерминированных тестах, .задаваемых в виде программно реализуемого алгоритма, в блок

11 памяти устройства, кроме команд„ обеспечивающих начальную установку

БИС и требуемую последовательность синхронизации, вводятся команды, обеспечивакщие алгоритмическую генерацию тестов. Объем памяти, необходимый для хранения укаэанных команд, незначителен. Так для микропроцессора типа >п4ВЕ 8080 он составляет (без учета управляющих

798841 микрокомаHp,1 всего лишь 1,4 байта.

При алгоритмическом способе. контроля, последовательность требуемого контрольного теста формируется с помощью эталонной БИС 4, которая вместе с блоком 11 памяти устройства образует микро-ЭВМ. Сигналы, возникающие на входах эталонной БИС при выполнении этой микро-ЭВМ заданной программы,. прикладываются в качестве теста ко входам проверяемой БИС. Выходные сигналы эталонной БИС также, 1О как и нри других рассмотРенных ранее способах формирования тестов, используютая в качестве эталонных сигналов, с которыми сравниваются выходные сигналы проверяемой БИС. 15

При выборе программы алГоритмической генерации теста проверяемая БИС условно разделяется на внутренние модули, к которым обеспечивается доступ с помощью соответствующих команд. 20

Контроль БИС э аключается в проверке выполнения характерных для каждого ее модуля команд. Так для проверки модуля программного счетчика микропроцессора 3ntBE 8080 достаточно убедить † ая, что его содержимое мох<ет постепенно увеличиваться до максимального значения. Для выполнения этого теста в программе необходимо всего 6 команд, часть из которых повторяется многократно, что требует, естественно ЗО небольшого объема памяти и незначительного времени на перезапись программы из внешнего запоминающего устройства.<Общее число команд в программе микропроцессора 3nteE 8080, 33 необходимое для его контроля методом алгоритмической генерации тестов

100)., Выполнение типовой программы функционального контроля на основе алгоритмической генерации тестов в предлагаемом устройстве осуществляется следующим образом.

В блок 11 памяти вводятся команды обеспечивающие начальную установку контролируемой и эталонной БИС, заданную последовательность синхронизации, а также программа (на языке проверяемой БИСр, обеспечивающая управление процессом контроля, в том числе генерацию контролирующего тес О та на выводах эталонной БИС 4. формула изобретения устройство для автоматического

65 KQHTpoJlH больших H H I p I pdp ь я 1M

После запуска устройства по сигналу блока 8 управления из блока 11 памяти .извлекаются соответствующие команды и данные, которые поступают через блок 2 формирования входных сигналов на выводы контролируемой 3 и эталонной 4 БИС и устанавливают их в одинаковое известное начальное состояние. Далее из блока 11 поступает первая команда программы алгоритмической генерации теста, которая передает управление процессом выборки и выполнения программы эталонной БИС 4. При этом блок 10 селектор адресов осуществляет коммутацию соответствующих выводов эталон— ной БИС со входами блока 11, обеспечивая тем самым воэможность выборки из блока 11 команд и данных программы алгоритмической генерация тестов в соответствии с управяяющими сигналами и адресами, поступающими с выводов эталонной БИС, а также передачу данных от этой БИС в блок

11. После передачи управления эта— лонной БИС начинается выборка и выполнение последующих команд программы алгоритмической генерации теста.

Команда и данные этои программы .поступают на соответствующие входы эталонной EHC через блок 2 формирования входных сигналов. Эти:;<е команды и данные подаются на входы проверяе— мой БИС. Выходные сигналы обеих БИС после их перекодировки блоками 5 и б сравниваются блоком 7 также, уак это имеет место и при других способах формирования тестов. Аналогичным образом протекает работа и дешифратора 9 состояния выводов, которыя управляет процессом приложения сигналов к двунаправленным выводам обеЬх

БИС. Выполнение программы алгорйтмяческои генерации теста заканчивается .либо при обнаружении несовпадения выходных сигналов БИС блоком 7 (в этом случае блок 8 управления останавливает генератор синхронизации, входящей в состав генератора 1 тестов), либо по команде передачи управ— ления блоку 8. После этого выборка команд иэ блока 11 памяти обеспечивается уже не эталонной БИС,а блоком 8.

Введение в предлагаемое устройство с дешифратора состояния выводов селектора адресов и двух блоков перекодировки данных позволяет повысить достоверность и быстродействие контроля, а также обеспечить проверку БИС на их рабочих частотах.

Быстродействие по сравнению с известным устройством повышается примерно в 5 раэ. Например, проверка с помощью известного устройства микропроцессора.3nt< K 8080 на тестах, хранящихся во внешнем запоминающем устройстве требует, как отмечалось выше, не менее 50 с. в то время как контроль на алгорнтмически генерируемых тестах с помощью предлагаемого устройства — примерно 10 сек.

По сравнению с известным предлагаемое устройство. требует меньшего ,объема внутренней памяти, за счет меньшего количест;..-.. команд в программе, необходимой для реализации процесса контроля.

798841

30

ВНИИПИ Заказ 10056/67 Тираж 756 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 содержащее генератор тестов, блок формирования входных сигналов контролируемый блок, эталонный блок, блок сравнениярблок управления блок, памяти и блок индикации, йричем информационный вход блока памяти соединен с входом ввода данных

S устройства„ управляющий вход - c выходом "разрешения-" блока управле-. ния, командный, первый и второй информационные и тестовый выходы блока памяти соединены с первым входом бло- 1 ка управлений, информационными входами блоков индикации, формирования входных сигналов и информационным входом генератора тестов, соответственно, управляющий вход генератора тестов 1$ соединен с запускающим выходом блока управления, а выход — со нторым информационным входом блока формирования входных сигналон, диагностический и эталонный выходы которого сое- Я динены с входами контролируемого и эталонного блоков соответственно, выход блока сравнения соединен со вторым входом блока управления, первый блокирующий выход которого соединен с соответствующим входом блока сравнения, а сигнальный выход — с управляющим входом блока индикации, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей, за счет обеспечения контроля больших интегральных схем с двунаправленными выходами, и поныше. ния быстродействия устройства, н устройство введены первый и второй блоки перекодировки данных в двуразрядный довичный код, селектор и дешифратор состояния выходов эталонного блока, выход которого соединен с третьим входом блока управления, а вход — с выходами эталонного блока и информационным входом селектора адресов, управляющий вход которого соединен с задающим выходом блока управления, а выход — с адресным входом блока памяти, второй блокирукщий выход блока управления соединен с соответствующим входом блока формирования входных сигналов, входы первого и второго блоков перекодиронки данных в двуразрщ ный двоичный код соединены с выходами контролируемого к эталонного блоков, соответственно, а выходы — соответственно с первым и вторым информационными входами блока сравнения.

Источники информации, принятые во внимание при экспертизе

1. Анторское свидетельство СССР

9 553618, кл. Ci 06 р 11/00, 1975.

2. Авторское свидетельство СССР

9 546888, кл. (3 06 F 11/00, 1974 (прототип).