Система для автоматизированногопроектирования и управления texho-логическими процессами b микроэлектро-нике

 

Союз Севемвпк

Социалистическим

Рес у

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСК©МУ СВИ ЕТИЛЬСТВУ (61} Дополнительное к авт. свид-ву (22) Заявлена 09. 03 ° 76 (?1) 2324152/18-24 с присоединением заявки 89 (? 3) Приоритет (51)М. Кл.

6 06 F 15/20

3 веуаврствеввмй вемятет

cccr вв делам взебрвтвввя в вткрмтвй

Опубликовав 1%0@И. Ькммютень. М 8 ($3) УДК 681 ° .322(088.8) Дата опублмейЗефею Еписаттмя 17 ..02. 81 (54 ) СИСТКМА ДПЯ А ОИАТИЗИРОИННОГО ПРОЕКТИРОВАН ИЯ

И УПРАВЛБНИЯ ТЕХНОЛОГИЧЕСКИМИ ПРОЦЕССАМИ

В МИКРОЭЛЕКТРОИИКж

Изобретение относится к вычислительной технике и может быть использовано для автоматизированного проек тирования узлов ЭВИ и управления технологическими процессамит например для проектирования болымйх интегральных схем (БИС) и управления процессами изготовления нх методами электронной литограФии.

Известна система автоматизированного.проектирования интеграль- . ных схем, содержащая универсальную

ЭВМ и устройства подготовки программ, Эта система включает комплекс программных средств, привязанных к кои- 15 кретным конструкторским и технологи« ческим решениям и предназначенных для электрического расчета и ана лиза, проектирования топологии, логического моделирования, подготов 20 ки управляющей информации для устройств изготовления фотойаблонов и т.д. В основе автоматизированного проектирования устройств лежит тех,ника представления их- в виде последовательного ряда моделей, которые в процессе проектирования преобра зуются друг в друга. Основными операциями при этом являются синтез моделей и моделирование. Операции 36

2 синтеза моделей позволяют осуществить построение проекта схемы, а моделирование - исследовать ее количественные и качественные параметры. Прн этом разработчиком вырабатывается комплекс коррекции модели в случае, если она не удовлетворяет наперед- заданным требованиям I 1J.

Ориентация известной системы на конкретные. схемно-конструкторские н технологические модели ограничивает возможности ее применения для новых технологичеаких методов изготовления ВИС.

Наиболее близкой по технологической сущности к изобретению является система, содержащая центральный процессор, соединенный двухсторонними связями с блоками логического моделирования, проектирования топологии, анализа и моделирования схем, устройством ввода-вывода и блоком моделей и констант, который соединен двуистарониими, связями с блоками логического моделирования,. проектирования топологии, анализа и моделировании схем, устройство вводавывода соединено двухсторонними связями с терминальными устройства805322 ми. Данная система позволяет осуществлять автоматическое проектирование интегральных схем по заранее заданным моделям и управление процессами изготовления фотошаблонов или непосредственно компонентов схем, например методом электронной литографии 2 .

Отсутствие возможности выполнять автоматизированный синтез модели из фрагментов и фиксации этой модели в структуре является недостатком известной системы, приводящим к снижению ее эффективности, особенно при использовании в системе коллективного пользования.

Цель изобретения — повышение эффективности и расширение функциональных воэможностей за счет осуществления режима формирования модели из фрагментов и фиксации этой модели в структуре.

Поставленная цель достигается тем, что в систему введены преобразователь кодов настройки цифровой структуры, соединенный двухсторонней связью с центральным процессором и подключенный выходом к управляющему входу блока моделей и констант, и устройство синтеза моделей, первые вход и выход которого соединены с соответствующими выходом и входом центрального процессора, второй вход устройства синтеза моделей соединен с выходом блока моделей и констант, а второй выход подключен ко входу преобразователя кодов настройки цифровой структуры.

Кроме того, в системе устройство синтеза моделей содержит блок управления, соединенный двухсторонними связями с блоками сравнения, хранения признаков, хранения мнемонических знаков, формирования дизъюнкции, формирования конъюнкции, оптимизации комбинационных схем и с блоком памяти, который соединен двухсторонними связями с блоками формирования дизъюйкции, формирования конъюнкции, хранения мнемонических знаков и с блоком оптимизации комбинационных схем, выходы которого подключены соответственно к первым входам блока формирования дизъюнкции и блока формирования конъюнкции, вторые входы которых подключены ко второму входу устройства, первый вход которого соединен с первыми входами блоков управления и памяти,.первые входы которых соединены с первым выходом устройства второй выход блока памяти соединен со вторым выходом устройства, выходы блоков хранения признаков и хранения мнемонических знаков подключены ко входам блока сравнения.

На фиг. 1 представлена схема системы; на фиг. 2 показай пример реализации устройства синтеза моде.лей.

65 мнемонических знаков описания проектируемой схемы. Блок 14 предназначен для хранения набора кодов знаков алфавита описания схемы. Блок

13 сравнения осуществляет проверку совпадений содержимого блока 12 и

В состав схемы устройства входят: центральный процессор 1, блок 2 моделей .и констант, блок 3 логического моделирования, блок 4 проектирования топологии, блок 5 анализа и моделирования схем, устройство б синтеза . моделей, преобразователь 7 кодов настройки цифровой структуры, устройство 8 ввода-вывода, терминальные устройства 9.

Устройство б синтеза моделей состоит иэ блока 10 управления, блока 11 памяти, блока 12 хранения.мне- монических знаков, блока 13 сравнения, блока 14 хранения признаков, блока 15 формирования конъюнкции,блока 16 формирования дизъюнкции, блока

17 оптимизации комбинационных схем, цифрами 18 и 1.9 обозначены первые вход и выход устройства, цифрой

20 - второй выход устройства и циф20 рой 21 - sTopog вход устройства.

Центральный процессор 1 управляет работой системы в,режиме разделения времени. Блок 2 моделей и констант предназначен для хранения описаний моделей и констант апробированных решений задач проектирования.

Блок 3 проверяет работоспособность спроектированных функциональных схем. Блок 4 проектирования топологии решает задачи размещения элементов

БИС, трассировки межсоединений а также готовит управляющую информацию для терминальных устройств 9.

Блок 5 осуществляет проверку работоспособности спроектированных системой схем и.их топологических аналогов. Устройство 6 синтезирует логические, топологические и схемные модели разрабатываемого узла 3ВМ.

Преобразователь 7 вырабатывает управляющие сигналы перестройки цифровой структуры блока 2 моделей и констант. Устройство 8 ввода вывода обеспечивает обмен информацией между центральным процессором 1 и

4$ терминальными устройствами с осуществлением параллельной работы переменного набора абонентского оборудования. Терминальные устройства

9 предназначены для индивидуальной работы разработчиков с системой. В составе любого иэ устройств 9 обязательно наличие исполнительного процессора, Блок 10 управляет работой устройства синтеза моделей. Блок 11 памяти предназначен для хранения задания на проектируемую схему хранения промежуточных данных синтеза моделей. Блок 12 предназначен для оперативного хранения расшифровываемых

5 805322 б о !

14 Блок 15 формирования конь- соответствующего разработчика. После блока юнкции и блок 16 формирования дизь- этого центральный процессор: у юнкции фиксируют размерности конь- кает блок 4 проектирования топологии юнкции и дизъюнкции соответственно, передает ему исходные данные на nponолучаемых в результате расшифровки ект иров ание топологии раэ раб атыв аемой описания проектируемой схемы, осу- 5 ° БИС ществляют анализ на наличие в блоке Одновременно с этим центральный

2 моделей и констант элементов, ре-. процессор 1 запускает блок 3 логиализующих требуемые конъюнкции и ческого моделирования и передает ему диэъюнкции, а также синтез многовхо- иходные данные следующей по приориых конъюнкций и дизъюнкций из тету задачи проектирования.

36

В случае отсутствия в блок е 2 мо 2 моделей и констант. Блок 17 дели какого-либо элемента проектиоптимизации комбинационных схем руемой схемы блок 3 логического мо-, ля синтеза схем делирования формирует сигнал запрон п о ессор 1. Последприемлемого порядка на имеющихся йли са центральному процессору . оследвозможных физических элементах. 15 ний запускает устройство б синтеза °

Система работает следующим обра- моделей и передает ему всю иходную информацию о проектируемой БИС.

П мма содержащая в себе опирограмма, По исходным данным иа проектируесание функционально схе н и схемы БИС важ- мую БИС поступившим с центрального

I / м нных соотношений сис- Щ процессора 1, а также информации темы тестовых параметров, элек ричес- блоков 2,моделей и конста, у р к н таит ст ойких требований к отдельным узлам ство 6 синтезирует отсутствующие в и элементам, некоторых т

ых технологичес- блоке 2 логические, топологические б нностей и топологических и схемные модели. ких осо ен о елей стограничени, дан и данных о геометрических . По окончании синтеза м д у размерах кристалл сталла,а также указа- ройство б передает информацию о ю 7. ния о наи олее специ б фических схемно- новых моделях преобразователю конотрукторских характер актеристиках БИС, Последний вырабатывает систему упв ля пе ест ойки может ыть расс б рассчитана как на осуще- равляющих сигналов для перестро ки ой ствление полного ц икла проектирова- определенных массивов цифрово ние-изготовление, так и н а выполнение ЗО структуры блока 2. После фиксации частичного цикла, что что бывает необхо- синтезированных моделей в структуре димо для оперативного в вного выбора опти-. блока 2 преобразователь 7 передает мальных вариантов и тов проектируемой схемы. управление центральному процессору

Центральны и процессор 1 инициирует 1, который в момент освобождения ования командой операцию ввода, к а ию ввода, которая З5 блока 3 логического моделир в с ио итетом, вососуществляет о т обращение к устройству в соответствии с приоритетом, во— юз ач

8 ввода-вывода. оследний

П ний передает станавливает первоначальную ад у

9 нфо мацию на проекти- и в соответствии с вновь синтезироиз устройств инфор ос ествляет оконБИС в ентральный процессор ванньгли моделями осуще

1 использующий систему приоритетов 4р чательное логическое д р мо ели ование.

/ для определения последовательности ст пивших задач. Затем При передаче центральным процеск 4 п оектиисходные данные задач проектирования сором 1 управления блоку проектиБИС транслируются в рабочие данные рования топологии последний запраблоков системы.

45 шивает из центрального процессора 1

По завершении этой операции цент- информацию, необходимую для проекй и о ессо 1 передает управля- тирования топологии (описание схекие азме ы кристалющ ю информацию и транслированные ис- мы, геометрические размеры ющую ин орм ла казание технологии схемы) . Расходные данные первой задачи в блок ла, у

3 логического моделирования. Послед- 5О шифровав и ф р ц н о мацию, блок 4 отмений выбирает в блоке 2 модели логи- чает в блоке блоке 2 моделей и констант емые по описанию схемы тополок х элементов и составляет из них требуемые о ст кт ы и с учетом схемлогическую модель, соответствующую ных и конструктивно-технологичес-, проектируемой схеме, после чего блок к х ог аничений, накладываемых осо3 существляет моделирование, заклю- ких о р о

55 ект емых схем н чающееся в о р п еделении выходных сос- бенностями про иру ской- базой производсттояний элементов в зависимости от технологическовходных сигналов с учетом специаль- ва, осущ ествляет их размещение и ных требований временных соотноше- трассир у си овк межсоединеннй на кристалле заданных геометрических размеи п оектировании топологии, По окончании логического модели-

/ ду и направляются чере став терминальных устст ойство 8 ввода-вы- входящих в сос процессор 1, устр ойств 9, добиваясь при этом оптивода на терминальное устройство 9 65 ройств, до

805322 мального размещения компонентов ч межсоединений на кристалле.

Сигнал об окончании проектирования топологических слоев совме-. щенных фотошаблонов БИС передается из блока 4 в центральный процессор 1, который запускает блок 5 анализа и моделирования схем и передает ему исходные данные программы (ограничения на основные функциональные параметры схемы: статическая помехоустойчивость, потребляемая мощ- . ность, времена задержек, нагрузочная способность, диапазоны питаю щих напряжений рабочих температур, специальные электрические требования, процент выхода годных, тип технологии).

Блок 5 в соответствии с логической структурой БИС и реальным топологическим размещением ее элементов моделирует принципиальную электрическую схему без ее физической реализации. Анализ этой модели дает статические и динамические характеристики спроектированной БИС.

Полученные в результате расчета функциональные характеристики БИС блок 5 сравнивает с характеристиками, требуемыми разработчиками в исходной программе. В случае неудовле творительных результатов сравнения блок 5 анализа и моделирования схем осуществляет детерминированную оптимизацию схемы, результатом которой является электрическая принципиальная схема БИС с скорректированными номиналами ее компонентов.

По окончании детерминированной оптимизации блок 5 анализа и моделирования схем проводит расчет схемы с целью обеспечения требуемого выхода годных. Решение этой задачи осуществляется методом статистического моделирования. Если определенный процент выхода годных удовлетворяет требуемому, блок 5 передает управление на центральный процессор 1, который в свою очередь выводит результаты работы блока 5 (графики выходных характеристик, таблицы качественных показателей, тестовые таблицы для оценок выхода годных и др). через устройство 8 ввода-вывода на терминальный комплект потребителя и передает управление блоку 4 проектирования топологии. В противном случае блок 5 анализа и моделирования схем осуществляет статистическую оптимизацию электрической принципиальной схемы БИС с целью получения такой совокупности оптимальных значений номиналов компонентов, которая обеспечила бы требуемый процент выхода годных схем.

По сигналу управления, поступившему из центрального пройессора 1, блок 4 проектирования топологии сов- местно с блоком 2 корректирует спро-> ектированную топологию в соответствии с результатами работы блока 5 анализа и моделирования схем, внося изменения в модель топологии БИС.

Работа системы повторяется с этапа проектирования топологии..

Такой итерационный цикл "проектирование топологии — анализ и моделирование электрических принципиальных схем" осуществляется до тех пор, пока не будет получена схема, удовлетворяющая разработчика по требуемым функциональным параметрам БИС и проценту выхода годных изделий.

После получения положительных результатов центральный процессор

15 выдает сигналы блОкам 4 и 5, по которым последние редактируют результаты проектирования топологии и электрической принципиальной схемы (совмещенный топологический черЯ теж, чертежи шаблонов, описание электрической принципиальной схемы, режимы ее работы, характеристики и др.) к виду, требуемому ГОСТом на документацию. Одновременно блок

4 проектирования топологии готовит управляющую информацию на изготовление фотошаблонов БИС, после чего центральный процессор 1 выводит описание документации и управляющей информации на изготовление комплекта фотошаблонов через устройство 8 ввода-вывода на терминальные устройства 9.

При построении устройства синтеза моделей были учтены некоторые особенности, возникающие при автоматизации проектирования больших интегральных схем, а именно: возможность изменений способа представления и хранения моде40 лей-БИС; необходимость реализации в блоке синтеза моделей алгоритма синтеза моделей БИС; потребность в специальных средставх внесения изменений в представления моделей.

4g Иодель БИС появляется в связи с необходимостью автоматизированного проектирования и технологического производства БИС. Поскольку технологии совершенствуются,в них происходят изменения, приводящие к соответствующему изменению моделей.

Пусть в некоторый момент проектировшик работает с моделями М 1, М, ..., И . В предлагаемой системе представления этих моделей должны быть реализованы. При этом могут быть два способа реализации моделей. Первый заключается в хранении описаний всех конкретных моделей М4., И .. °, N . Иными слова40 ми, в блоке 2 Моделей и констант системы имеются К записей, при этом каждой записи соответствует описание определенной модели. При использовании любой модели проектиЯ ровщик обращается к соответствующе805322

10 т После этого блок 10 управления посредством центрального процессора

1 проводит анализ в блоке 2 моделей и констант на наличие в его библиотеке элемента, реализующего логичесяую дизъюнкцию, размерность которой, полученная. на предыцущих:этапах рабо- ты устройства б, зафиксирована в блоке 16 формирования дизъюнкции.

Для этого.в блок формирования дизъвнкции 16 из блока 2 моделей и констант считываются все возможные коdO эффициенты входа логических элементов ИЛИ и для диэъюнкции вычисляются порядки реализуемой схемы. Если ка: кое-либо значение равно единице, то в блоке 2 моделей и констант имеется

Я логический элемент ИЛИ, необходимый му описанию. При другом способе представления моделей в системе.хранятся некоторые заготовки (фрагменты описаний) и алгоритм их компонов-. ки. При использовании моделей проектировщик должен описывать схему компоновки моделей иэ фрагментов, затем запустить алгоритм синтеза, в результате которого будет построе-на соответствующая модель.

По аигналу запуска, поступившему с центрального процессора 1, блок

10 управления переписывает в блок

11 памяти из массива описаний схе мы в массив расшифрованных кодов код первого знака и придает ему признак логического отрицания. После этого по сигналам с блока 10 управления код второго знака из описания схемы считывается в блок 12.

Считанный код сравнивается в блоке

13 сравнения с кодом скобки, откры вающей логическое выражение, поступившем с блока 14, Если коды совпадают, то в массив расшифрованных кодов заносится признак логической переменной. После этого из описания схемы в блок 12 считывается код очередного знака описания и, в случае предыдущего знака "скобка", под действием сигналов с блока управления, с блока 14 хранения признаков в блок

13 сравнения подается код логического отрицания. Если коды в блоке 13 сравнения совпадают, блок 10 управ ления фиксирует в массиве расшифро- ванных кодов признак логического отрицания,. после чего работа устройства повторяется. Если в блоке 13 коды не совпадают, в массиве расшифрованных кодов фиксируется признак логической переменой. В.случае фиксации логической переменной следующим шагом работы устройства является считывание из блока 11 памяти в блок

12 очередного знака описания и поочередный анализ его в блоке 13 сравнения на совпадение с признаками логического отрицания, логической дизъюнкции, скобки, закрывающей логическое выражение, признаком конца описания проектируемой схемы. Это анализ осуществляется под действием сигналов управления с блока управления, поступающих на блоки 12, 13, 14

Если .блок сравнения Фиксирует сов падение анализируемого знака с признаком отрицания, то блок управления фиксирует в блоке 11 памяти признак логического отрицания, переписывает схемы в массив расшифрованных кодов с признаком логической переменной я фиксирует в блоке 15 формирования конъюнкции размерность полученной конъюнкции. После этого в блок 12 из блока 11 считывается очередной знак описания проектируемой схемы и осуществляется анализ, следую-, щий в случае фиксации логической переменной;

При фиксировании блоком 13 срав«

° нения совпадения анализируемого знака с признаком логической дизъвнкция

I блок управления фиксирует в блоке 1б формирования дизъюнкции размерность полученной дизъюнкции, а также посредством центрального процессора 1 осуществляет анализ в блоке 2 моде Е лей и констант на наличие в его библиотеке элемента, реализующего логическую конъюнкцию, размерности, полученной на предыдущих этапах работы устройства б и зафиксированной s блоке 15 формирования конъюнкции. Для этого s блок формирования конъвнкцйи

15 из блока 2 моделей и констант считываются все возможные коэффициенты входа логических элементов И и для каждой конъюнкции полученной размер20 ности вычисляется порядок реализуемой схемы.

Если какое-либо вычисленное значение равно единице это свидетельствует о наличии в блоке 2 моделей

g5 и констант логического элемента И, позволяющего реализовать логическую конъюнкцию требуемой размерности.

Вычисленная информация фиксируется в блоке 11. Работа устройства пов3О торяется со считывания на анализ очередного знака ойисания схемы.

Если блок 13 сравнения фиксирует совпадение анализируемого знака с признаком скобки, закрывающей логическое Йыражение, то блок 10 управления посредством центрального процессора 1 осуществляет анализ в блоке 2 моделей н констант на наличие в его библиотеке элемента, реализующего логическую конъюнкцию, размер10 ности, полученной на предыдущих эта»

:пах работы устройства 6 и зафиксированной в блоке 15 формирования конь юнкции. Для этого вычисляется и анализируется мйожество значений поряд4я ка реализуемой схемы для получения конъюнкции, а вычисленная информация фиксируется в блоке 11.

805322

12 для реализации дизъюнкции требуемой размерности.

Вычисленные значения, описывающие возможные варианты построения

ИЛИ на несколько входов, фиксируются в блоке.11.

После этого блок управления запускает блок 17 оптимизации комбинационных схем. Блок 17 оптимизации комбинационных схем вычисляет перерасход аппаратуры при построении ком» бинационной схемы из реальных элеменО тов И,ИЛИ,коэффициенты входа которых дали значения порядка схемы, равнйе единице. При многообразии таких пар схема строится из той пары, перерасход аппаратуры при которой ми- 15 нимальный. Информация, описывающая синтезированныи логический элемент, фиксируется в массиве расшифрованных кодов блока 11 памяти.

Блок 17 определяет также минималь- gp ную общую каскадность схемы, реализующей заданную дизъюнктивную нормальную форму (ДНФ) логической Функции при произвольном конечном количестве конъюнкций различных рангов. На следующем этапе работы блок 17 осу-ществляет определение минимального количества логических элементов И . и минимального количества логических элементов ИЛИ, необходимых для построения схемы, реализующей заданную

ДНФ логической Функции. Вычисленные значения заносятся в таблицы решений блока 11 памяти. Последовательно просматривая эти таблицы решений, блок 17 по значению допустимого 5

35 порядка схемы определяет требуемые элементы И, ИЛИ. После этого блок 10 управления устанавливает блок 15 формирования конъюнкции и блок 16 формирования дизъюнкции в исходное сос- 40 тояние, считывает из блока 11 в блок

12 очередной знак и проводит его ана лиэ на совпадение с признаками логической диэъюнкции и конца логического выражения Если код знака совпадает с признаком-дизъюнкции, блок 10 управления фиксирует в блоке

16 формирования диэъюнкции размерность полученной дизъюнкции, считывает из описания схемы в блок 12

50 .очередной знак и осуществляет анализ на совпадение этого знака с признаками логического отрицания и логической переменной, Работа устройства синтеза моделей повторяется.

Если анализируемый знак совпадает с признаком конца описания проектируемой схемы, блок 10 управления передает знак конца синтеза модели логического выражения центральному процессору бО

Если при анализе знака, следующего эа знаком логической переменной, его код не совпадает с признаками логического отрицания, логической диэЪюнкции, скобки, закрывающей.логическое выражение, признаком конца описанця проектируемой схемы, блок

10 управления Фиксирует этот код в массиве расшифрованных кодов с признаком логической переменной, фи-. ксирует в блоке 15 формирования коньюнкции размерность полученной в результате анализа конъюнкции, считывает из описания схемы в блок 12, очередной анализируемый знак, и работа устройства синтеза моделей повторяется.

Концом работы устройства 6 синтеза моделей при синтезе логических моделей является совпадение анализируемого знака с признаком койца описания проектируемой схемы. В этом случае управление с устройства 6 синтеза моделей передается центральному процессору 1.

Ф формула изобретения

1. Система для автоматизированного проектирования и управления технологическими процессами в микроэлектронике, содержащая центральный процессор, соединенный двухсторонними связями с блоками логического моделирования, проектирования топологии, анализа и моделирования схем, устройством ввода-вывода и блоком моделей и констант, который соединен двухсторонними связями с блоками логического моделирования, проектирования топологии, анализа и моделирования схем, устройство вводавывода соединено двухсторонними связями с терминальными устройствами, отличающаяся тем, что,с целью повышения эффективности и расширения функциональных возможностей за счет осуществления режима Формирования модели из фрагментов и фиксации этой модели в структуре, в нее введены преобразователь кодов настройки, цифровой стр„ктуры, соединенный двухсторонней связью с центральным процессором и подключенный выходом к управляющему входу блока моделей и констант, и устройство синтеза модслей, первые вход и выход которого соединены с соответствующими выходом и входом центрального процессора, второй вход устройства синтеза моделей соединен с выходом блока моделей и констант,. а второй выход подключен ко входу преобразователя кодов настройки циф ровой структуры.

2. Система по п. 1, о т л ич а ю щ а я С я тем, что устройство синтеза моделей содержит блок управления, соединенный двухсторонними связями с блоками сравнения, хранения признаков, хранения мнемонических знаков, формирования дизъюнкции, формирования конъюнкции, опти805322

14 миэации комбинационных схем и с блоком памяти, который соединен двухсторонними связями с блоками формирования дизъюнкции,. формирования конъюнкции, хранение мнемонических знаков и с блоком оптимизации комбинационных схем, выходы которого подключены соответственно .к первым входам блока формирования дизъюнкции и блока формирования конъюнкции, вторые входы которых подключены ко второму входу устройства, первый вход которого соединен с первыми входами блоков управления и памяти, первые входы которых соединены с первым выходом устройства, второй выход

Й- блока памяти соединен со вторым выходом устройства, выходы блоков хра нения признаков и хранения мнемонических знаков подключены ко входам блока сравнения.

Источники информации, принятые во внимание при экспертизе

1. Табарный В.Г. Автоматизированная система проектирования интеграль ных схем. Известия вузов СССР, сер.

"Радиоэлектроника", т. ХУ1, 1973.

М 6.

2.. Авторское свидетельство СССР по заявке 9 1993565/18-24, кл. G 06 F 15/20, 1974.

ВНИИПИ Заказ 10904/72

Тираж 756 Подписное

Филиал ППП "Патент", r.Óæãîðîä,óë.ÏðîåêTíàÿ,4