Цифровое устройство для логарифми-рования двоичных чисел

 

Союз Советских

Социалистическик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ИЛЬСТВУ (6т) Дополнительное к авт. саид-ву в593212 51 М К„з

G F 7/38 (22) Заявлено 160279 (23) 2761352/18-24 с присоединением заявки ¹â€” (23) Приоритет—

Государственный коиитет

СССР но делам изобретений и открытий

Опубликовано15, 3,81. Бюллетень 89 10

Дата опубликования описания 150381 (з3) ЮК 681. 3 (088.8)

I (72) Автор изобретения

Л.С.Изнюк (71) Заявитель

1: (54) ЦИФРОВОЕ УСтРОИСтво

ДЛЯ ЛОГАРИФМИРОВАНИЯ ДВОИЧНЫХ ЧИСЕЛ рого подключены к выходам блока управления Щ .

Однако данное устройство имеет низкую точность вычисления функции.

Цель изобретения — повышение точности

Чоставленная цель достигается тем, что устройство, по авт.св. В 593212, дополнительно содержит два блока сравнения, причем первый и второй входы первого блока сравнения соединены соответственно со вторыми входами регистра старших разрядов и первого блока памяти, а выход — с третьим. входом суьеаатора, первый и второй входы второго блока сравнения подключены ко вторым выходам соответственно сумматора и третьего блока памяти, а выход - ко второму входу сдвигателя.

Изобретение относится к вычислительной технике и может быть использовано для вычисления значений логарифмической функции от двоичного аргумента.

На чертеже представлена блок-схема устройства.

Устройство содержит регистры старших 1 и младших 2 разрядов аргумента, блоки 3-5 памяти, блок 6 управления, коммутатор 7, сумматор 8;выходной регистр 9, триггер 10 числа, сдвига» тель 11, блок 12 управления сдвигателем, блоки 13 и 14 сравнения.

По основному авт.св. Р 593212 известно цифровое ус ройство, содержащее регистры старших и младших разрядов, блоки памяти, коммутатор, сумматор, выходной регистр, блок управления сдвигателем, причем первый выход регистра старших и выход регистра младших разрядов соединены соответственно со входами первого и второго 15 блоков памяти, выходы которых подключены соответственно к первому входу сумматора и первому входу коммутатора, выход которого подключен ко вто;рому входу сумматора, первый выход 20 которого соединен со входами выходного регистра и третьего блока памяти, выход третьего блока памяти подключен к первому входу сдвигателя, управляющий вход которого через знаковый 25 триггер подключен к знаковому выходу сумматора, а второй — к выходу регистра младших разрядов, выход сдвигателя подключен ко второму входу .коммутатора, управляющие входы кото; 30

Вычисление двоичного логарифма от нормализованного аргумента V (— < V < 1) производится в предлага1

2 емом устройстве на основе соотношений

log>V ="log (х+у 2 ) где x — число, образованное старшими разрядами аргументами> у — число, образованное младшими разрядами аргумента V;

К вЂ” число двоичных разрядов для записи числа х;

Qg (х+ч 2. ) у x+6og (1+х 2 )

-К ц -к

Fag (4+ 2 ) — Q tlPN кЪ вЂ” >

И -к td -К 1+5 х хQ2 2 где М вЂ” число двоичных разрядов для записи аргумента причем 2 < x<3-2 ", à о 4 96,(-2

Q2x >" 2 (X-3+2 ")+ ь(х), ; где а(х) — функдия абсолютной погрешности аппроксимации логарифма прямой.

-Ъ

Заметим, что Ь (х) < 2, à . log x=

2(х- 1+2 ) с точностью до 2 Ф4

Пусть Ы =log> (— )- 1од х;2 = 2 . где Р - целая часть числа

A — дробная часть числа значение разности логарифмов.

Обозначим

)A-1, при с 0

$A, при cx,< О. ф p+>

2 2,при с6 0, 2 = >-" Р

2 2,при Ф< 0

Пусть z = 2, -1<@<0 — < л(1;

)Ъ 1

1 -n

+a(f5 ), где и — число двоичных разрядов, не- Я} обходимое для записи числа

Jb

A(p)- Функция абсолютной погрешности апроксимации функции прямой. -n Я

Заметим, что Ь (p) < 2,а z>2/+1- 2

-Ъ с точностью до 2

Устройство работает следующим образом.

На первом этапе работы устройства @ хранящиеся на регистрах старших 1 и младших 2 разрядов аргумента значения х и у передаются соответственно на входы блоков 3 и 4 постоянной памяти, где хранятся таблицы мантисс, И логарифмов старших и младших разрядов аргумента. В таблице, хранящейся в блоке 3 постоянной памяти отсутствуют два старших разряда значений мантисс логарифмов. Значения второго, третьего и четвертого разрядов регистра 1 старших разрядов аргумента поступают на вход блока 13 сравнения, состоящего из элемента ИЛИ и сумматора, осуществляющего сложение числа, образованного вторым, третьим и четвертым разрядами аргумента с кодом

001, если значение четвертого разряда регистра 1 старших разрядов аргумента не совпадает со значением, поступающим с выхода старшего разряда блока 3 постоянной памяти. В противном случае происходит сложение с нулем, не изменяющее входного числа.

Блок 13 сравнения работает следующим образом. При несовпадении инверсивного значения четвертого разряда регистра 1 старших разрядов аргумента с значением старшего разряда числа, выбранного из первого блока 3 постоянной памяти, происходит увеличение на единицу числа, представленного инверсивным значением второго, третьего и четвертого разрядов аргумента.На выходе блока 13 сравнения получаем два старших разряда логарифма, образованные двумя старшими разрядами суммы, вычисленной блоком 13 сравнения. С выхода блока 3 постоянной памяти снимаются значения мантиссы

log>x с отсутствующими двумя старшими разрядами, С выхода блока 4 постоянной памяти снимается значение мантиссы - log (†" †)) . Мантиссы логариф2 Оп2 мов поступают на входы сумматора 8, причем содержимое на выходе 4 блока постоянной памяти, равное мантиссе

log (), проходит через управляЯ Ь2 емый коммутатор 7, подключающий в этом такте ко входу сумматора 8 выход блока 4. На выходе сумматора 8 формируется согласно формулам значение ф, которое передается на вход блока 5 постоянной памяти, где хранится таблица, функции 2 > с отсутствующими тремя старшими разрядами значений функции. Три старших разряда суммы с выхода сумматора 8 поступают на вход блока 14 сравнения, состоящего иэ элемента ИЛИ и сумматора. Значение на,выходе старшего разряда блока 5 постоянной памяти также поступает на вход блока 14 сравнения, котбрый осуществляет сложение кода 111 с числом, образованным инверсией трех старших разрядов суммы, поступающих с выхода сумматора 8, в случае, если значение .старшего разряда числа, выбранного иэ блока 5 постоянной памяти, не совпадает со значением инверсии третьего разряда суммы, поступающей из сумматора 8. В противном случае происхо813414

Формула изобретения

Цифровое устройство для логарифмирования двоичных чисел, по авт. св. Р 593212, о т л и ч а ю щ е е— с я тем, что, с целью повышения точности, оно содержит два блока сравнения, причем первый и второй входы первого блока сравнения соединены соответственно со вторыми входами регистра старших разрядов и первого блока памяти, а выход — с третьим входом сумматора, первый и второй входы второго блока сравнения подключены ко вторым выходам соответственно сумматора и третьего блока памяти, а выход — ко второму входу сдвигателя.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 593212, кл.С 06 F 7/38, 1977 (прототипj. дит сложение числа, образованного инверсией трех старших разрядов суммы, поступающей с выхода сумматора 8, с нулем, не изменяющее значение этой инверсии. На выходе блока 14 сравнения получаем значение второго и третьего разряда функции 2>, образованные двумя старшими разрядами суммы, полученной блоком 14 сравнения. С выхода блока 5 постоянной памяти снимаются значения функции 2 с отсутствующими тремя старшими разрядами. Таким образом, на выходе блоков 14 и 5 образуется значение функции 21 с отсутствующим старшим разрядом. Значение старшего разряда функции принимается равным логической 15 единице в силу выполнения неравенства для к. Значение функции = 2 поступает на вход сдвигателя 11. Значение знакового разряда сумматора 8 запоминается на триггер 10. Блок 12 2О управления сдвигателем представляет собой комбинационную схему, подсчитывающую число нулевых разрядов слева до первого единичного разряда в регистре 2 младших разрядов аргумента и суммирующую это число со значением триггера 10, что дает значение требуемого числа сдвигов Р или Р + 1 в сдвигателе 11 для получения на его выходе значения 2 4 из поступающего на вход сдвигателя значения 21 . Образованное на выходе сдвигателя число 2 через управляемый коммутатор 7, подключающий на втором этапе работы устройства ко входу сумматора 8 выходы сдвигателя 11, подается на сум- З5 матор, где происходит сложение значений 2® и поступающего на другие входы сумматора значения 1og

В результате сложения на сумматоре 4Q происходит формирование по исходной формуле значения мантиссы 1og

При сохранении точности вычисления функции достигается экономия оборудования.

Экономия информационной емкости блоков постоянной памяти естественно приводит к экономии оборудования.

Так, при N = 24 необходимая емкость первого блока постоянной памяти составит 8192 слов по 25 разрядов.Наи- H более емкие биполярные блоки памяти в интегральном исполнении в настоящее время имеют емкость 256 слов по

4 бита. Количество корпусов интегральных ПЭУ, необходимых для реализации первого блока постоянной памяти в схеме основного изобретения состав-. ляет 32х7=224 корпуса.

Для предлагаемого устройства объем интегральных ПЗУ для первого блока постоянной памяти составляет

32х6=192 корпуса.

Выигрыш на первом блоке постоянной памяти равен 32 корпуса и при затратах в 2 корпуса, чистый выиг- .. рыш — 30 корпусов ° Емкость интегральных схем третьего блока постоянной памяти составляет 4096. слов по 13 разрядов. При реализации по схеме основного изобретения количество интегральных ПЭУ составляет 16к4 = 64 корпуса. Для предлагаемой схемы для тех же требуется 16 3 = 48 корпусов, т.е. получаем выигрыш 16 корпусов при затратах максимум двух корпусов интегральных схем. Дополнительный выигрыш получается за счет .исключаемйх, в-предлагаемом устройстве, элементов или для объединения 32 выходов старшего разряда в первом блоке постоянной памяти. Это составляет порядка 4 корпусов для первого блока постоянной памяти и 2 корпусов для второго блока постоянной памяти.06щий чистый выигрыш составляет около

30+14+2 = 50 корпусов интегральных схем.

Соответственно снижается потребляемая мощность и увеличивается надежность устройства. О

813414

772/61 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Заказ

Филиал ППП "Патент", г.ужгород, ул.Проектная,4

Составитель A.Çîðèí

Редактор A.Íàóðñêîâ Техред A.Ñàâêà Корректор N.Øàðîøè