Система передачи дискретной информа-ции

 

Союз Советски к

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 20.05:76 (21) 2360974/18-09 с присоединением заявки №вЂ” (23) Приоритет—

Кл 3

04 L 5/00

Гасудорстооиный комитет

СССР

К 621.394. (088.8) Опубликовано 30.03.81. Бюллетень № 12 по делам иаооретеиий и открытий

Дата опубликования описания 15Д4.81

О. Н. Порохов

"/ / (72) Автор изобретения (7!) Заявигель (54) СИСТЕМА ПЕРЕДАЧИ ДИСКРЕТНОЙ ИНФОРМАЦИИ

Изобретение относится к электросвязи и может использоваться для передачи цифровой информации.

Известна система передачи дискретной информации, содержащая на передающей стороне источник дискретной информации, и формирователь импульсного сигнала и блок синхронизации, а на приемной сторонепоследовательно соединенные линейный усилитель, блок оптимальной обработки сигнала, выпрямитель и решающий блок, причем другой выход блока оптимальной обработки сигнала через блок формирования напряжения порога и блок восстановления границ линейных посылок подключен к другим входам режущего блока, а также потребитель дискретной информации 11).

Однако в данной системе недостаточна пропускная способность.

Цель изобретения — повышение пропускной способности.

Указанная цель достигается тем, что в систему передачи дискретной информации, содержащую на передающей стороне источник дискретной информации, формирователь импульсного сигнала и блок синхронизации, а на приемной стороне — последо2 вательно соединенные линейный усилитель, блок оптимальной обработки сигнала, выпрямитель и решающий блок, причем другой выход блока оптимальной обработки сигнала через блок формирования напряжения порога и блок восстановления границ. линейных посылок подключен к другим входам решающего блока, а также потребитель дискретной информации, на передающей и приемной сторонах введены соответственно блок двукратного снижения скорости пере1о дачи и блок восстановления скорости передачи, при этом источник дискретной информации через блок двукратного снижения скорости передачи, другой вход которого соединен с выходом блока синхронизации, подключен к входу формирователя импульсно IS го сигнала, выходы решающего блока через блок восстановления скорости передачи подключены к входу потребителя дискретной информации, причем формирователь импульсного сигнала выполнен в виде формирователя двукратного амплитудно-разностного моноимпульсного сигнала, а решающий блок выполнен трехуровневым.

Блок двукратного снижения скорости передачи выполнен в виде трех выходных эле818025

55 ментов И, причем выход источника дискретной информации подключен к первым входам первого и второго выходных элементов

И непосредственно, к первому входу третьего выходного элемента И вЂ” через первый инвертор, а также к входу элемента задержки, выход которого подключен ко второму входу первого выходного элемента

И непосредственно, а ко вторым входам второго и третьего выходных элементов И через второй инвертор, выход блока синхронизации через делитель импульсов подключен к третьим входам выходных элементов И.

Блок восстановления скорости передачи выполнен в виде последовательно соединенных первого элемента задержки, первого элемента ИЛИ и выходного триггера, другой вход которого соединен с выходом последовательно соединенных второго элемента задержки и второго элемента ИЛИ, причем первый выход трехуровневого решающего блока подключен к входу первого элемента задержки и ко второму входу первого элемента ИЛИ, второй выход трехуровневого решающего блока подключен к входу второго элемента задержки и третьему входу первого элемента ИЛИ, третий выход трехуровневого решающего блока подключен ко второму входу второго элемента

ИЛИ непосредственно, к третьему входу второго элемента ИЛИ вЂ” через третий элемент задержки, а также к первому входу третьего элемента ИЛИ, два других входа которого подключены к первому и второму выходам трехуровневого решающего блока, выход третьего элемента ИЛИ через последовательно соединенные расширитель импульсов и элемент запрета подключен к четвертому входу второго элемента ИЛИ непосредственно, а к четвертому входу первого элемента ИЛИ вЂ” через четвертый элемент задержки, выход блока восстановления границ линейных посылок подключен к другому входу элемента запрета.

На чертеже изображена структурная электрическая схема предлагаемой системы.

Система содержит источник 1 дискретной информации, формирователь 2 импульсного сигнала, блок 3 синхронизации, линейный усилитель 4, блок 5 оптимальной обработки сигнала, выпрямитель 6, решающий блок 7, блок 8 формирования напряжения порога, блок 9 восстановления границ линейных посылок, блок 10 двукратного снижения скорости передачи, блок 11 восстановления скорости передачи, потребитель 12 дискретной информации, причем блок 10 содержит выходные элементы 13 — 15

И, инвертор 16, элемент 17 задержки, инвертор 18, делитель 19 импульсов. Блок 11 восстановления скорости передачи содержит элемент 20 задержки, элемент 21 ИЛИ, выходной триггер 22, элемент 23 задержки, 10

Зо

4 элемент 24 ИЛИ, элемент 25 задержки, элемент 26 ИЛИ, расширитель 27 импульсов, элемент 28 запрета, а также элемент 29 задержки.

Система работает следующим образом.

Цифровой сигнал источника 1 поступает в элемент 17 задержки и в инвертор 16, а задержанный сигнал — в инвертор 18. Иа два входа выходного элемента 13 И подается напряжение с выходов источника 1 и элемента 1? задержки. На входы выходного элемента 14 И напряжение поступает с выходов источника 1 и инвертора 18, а на входы выходного элемента 15 И вЂ” с выходов инверторов 16 и 18. Частота следования коротких импульсов блока 3 синхронизации изменяется два раза в делителе 19 импульсов и импульсы на границах вторичных рабочих посылок подаются на третьи свободные входы всех выходных элементов !

3 — 15 И.

Импульсы с выходов всех выходных элементов И поступают на три разлельных входа формирователя 2. На выходе формирователя 2 создается сигнал, содержащий в относительном виде полную информацию об исходном двоичном сигнале при двукратном снижении частоты повторения вторичных рабочих посылок по сравнению с частотой рабочих посылок источника 1. Принятый сигнал поступает в линейный усилитель 4, затем обрабатывается в блоке 5 и после выпрямителя 6 поступает в решающий блок 7. Для принятия решений по различным уровням обработанного сигнала в блоке 8 формирования создаются три различные постоянные напряжения, а в блоке

9 восстановления формируются короткие импульсы на границах вторичных рабочих посылок.

Решения, принятые по максимальному, среднему и минимальному уровням обработанного сигнала поступают в элемент

26 ИЛИ,а их сумма через расширитель 27 импульсов в элементе 28 запрета запрещает совпадающие импульсы канала восстановления границ вторичных рабочих посылок. В результате этого импульсы на выходе элемента 28 запрета характеризуют прием сигнала с неизменным напряжением на двух соседних вторичных рабочих посылках. На один вход элемента 24 ИЛИ через элемент 23 задержки поступают импульсы с выхода среднего уровня трехуровневого решающего блока 7, на два других входа по- даются импульсы с выхода максимального уровня непосредственно и через элемент 25 задержки, а его четвертый вход управляется импульсами, прошедшими элемент 28 запрета.

На два входа элемента 21 ИЛИ подается импульсная последовательность с выхода минимального уровня решаюгцего блока 7, причем на один из входов импульсы поступают через элемент 20 задержки. Тре5

8 тий вход элемента 21 ИЛИ управляется импульсами с выхода среднего уровня, а четвертый — через элемент 29 задержки импульсами элемента 28 запрета. Импульсы, возникающие на выходе элемента 24 ИЛИ, устанавливают выходной триггер 22 с раздельным запуском в состояние «1», а с выхода элемента 21 ИЛИ вЂ” в состояние «О».

В результате этого на выходе выходного триггера 22 формируется сигнал, совпадающий с исходным.

Увеличение длительности линейных посылок по сравнению с исходными приводит к удвоению минимальной длительности импульса линейного сигнала. Поэтому при равном объеме передаваемой информации требуется в два раза ниже верхняя граничная частота или при равной полосе частот в два раза увеличивается пропускная способность линейной связи.

Формула изобретения

1. Система передачи дискретной информации, содержащая на передающей стороне источник дискретной информации, формирователь импульсного сигнала и блок синхронизации, а на приемной стороне — последовательно соединенные линейный усилитель, блок оптимальной обработки сигнала, выпрямитель и решающий блок, причем другой выход блока оптимальной обработки сигнала через блок формирования напряжения порога и блок восстановления границ линейных посылок подключен к другим входам решающего блока, а также потребитель дискретной информации, отличающаяся тем, что, с целью повышения пропускной способности, на передающей и приемной сторонах введены соответственно блок двукратного снижения скорости передачи и блок восстановления скорости передачи, при этом источник дискретной информации через блок двукратного снижения скорости передачи, другой вход которого соединен с выходом блока синхронизации, подключен к входу формирователя импульсного сигнала, выходы решающего блока через блок восстановления скорости передачи подключены к входу потребителя дискретной информации, причем формирователь импульсного сигнала выполнен в виде формирователя двукратного амплитудно-разностного моноимпульсного сигнала, а решающий блок выполнен трехуровневым.

18025

2. Система по п. 1, отличающаяся тем, что блок двукратного снижения скорости передачи выполнен в виде трех выходных элементов И, причем выход источника дискретной информации подключен к первым входам первого и второго выходных элементов И непосредственно, к первому входу третьего выходного элемента И через первый инвертор, а также к входу элемента задержки, выход которого подключен ко второму входу первого выходного элемента И непосредственно, а ко вторым входам второго и третьего выходных элементов И вЂ” через второй инвертор, выход блока синхронизации через делитель импульсов подключен к третьим входам выходных элементов И.

1О

45

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 524469, кл. Н 04 1 27/22, 1973 (прототип).

3. Система по пп. 1 и 2, отличающаяся тем, что блок восстановления скорости передачи выполнен в виде последовательно соединенных первого элемента задержки, первого элемента ИЛИ и выходного триггера, другой вход которого соединен с выходом последовательно соединенных второго элемента задержки и второго элемента

ИЛИ, причем первый выход трехуровневого решающего блока подключен к входу 5 первого элемента задержки и ко второму входу первого элемента ИЛИ, второй выход трехуровневого решающего блока подключеен к входу второго элемента задержки и третьему входу первого элемента ИЛИ, третий выход трехуровневого решающего блока подключен ко второму входу второго элемента ИЛИ непосредственно, к третьему входу второго элемента ИЛИ вЂ” через третий элемент задержки, а также к первому входу третьего элемента ИЛИ, два других вхоЗ5 да которого подключены к первому и второму выходам трехуровневого решающего блока, выход третьего элемента ИЛИ через последовательно соединенные расширитель импульсов и элемент запрета подключен к четвертому входу второго элемента ИЛИ

40 непосредственно, а к четвертому входу первого элемента ИЛИ вЂ” через четвертый элемент задержки, выход блока восстановления границ линейных посылок подключен к другому входу элемента запрета.

818025

Составитель Г. Серова

Редактор М. Митровка Техред А. Бойкас Корректор Г. Решетник

Заказ 1464!80 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1! 3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4