Устройство устранения неоднозначностифазы сигнала

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К . АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Респубики (iii824469

1 (61) Дополнительное к авт. саид-ву (22) Заявлено 03.07.79 (21) 2788284I 18-09 с присоединением заявки J% (23) П ривритет

Опубликовано 23.04.81. Бюллетень ¹ 15

{5! )М. Кл.

Н 04 Ь 7/04 йкудвретеевиыН кеиитет

СССР ав делам изобретений и етхрыткй

{53 j УДК621.394..662(088.8) Дата опубликования описания 23,04.81 (72) Авторы изобретения

В. Л. Банкет и A. И. Л

Одесский электротехнический институт связи им. А. С. Попова (7l) Заявитель (54) УСТРОЙСТВО УСТРАНЕНИЯ НЕОДНОЗНАЧНОСТИ ФАЗЫ СИГНАЛА!

Изобретение относится к эпектросвя- эи и может использоваться в системах передачи дискретной информации по, каналам с неоднозначностью фазы и сверточным кодированием.

Известно устройство устранения неоднозначности фазы сигнала в системе " фаэовой манипуляцией и сверточным кодированием, содержашее индикатор срыва фазы, блок восстановления информационных поспето доватепьностей и четыре линии задер-: жки (le.

Однако известное устройство имеет недостаточнуюю помехоустойчивость.

Uemü изобретения - повышение помехоI5 устойчивости.

Поставленная цепь достигается тем, что в устройство устранения неоднозначности фазы сигнала в системе с фазовой манипуляцией с сверточным кодированием, содержашее индикатор срыва фазы, блок восстановления информационных поспетмюа- тепьностей и четыре линии задержки, ssegessr блок распределения поспедоватепьнос2 тей канальных символов сигнала, формирователь образцов последовательностей «анапьных символов сигнала, датчик времени анализа, блок пороговых накопителей, решающий блок, блок сравнения и коммутатор, к информационным входам которого через первую и вторую линии задержки подключены выходы блока распределения последовательностей канальных символов сигнала, первый выход которого объединен с первым входом бпока восстановления информационных последовательностей и с входом третьей линии задержки, а второй выход объединен,. с входом чет вертой линии задержки и вторым входом блока восстановления информационных поспедоватепьностей, выход которого через поспедоватепьно соединенные формирователь образцов последовательностей канальных симвопов сигнала, блок сравнения, бпок пороговых накопителей и решаю ший блок подкпючен к управпякицему входу коммутатора, к другим входам бпока сравнения подключены выходы третьей и чет824469 4 которого подключены к выходам бпокв 13, подает соответствующий сигнал на управпяющий вход коммутатора 9, входы которого подключены последовательно через линии 5 и 6 задержки, в которых принятые последовательности задерживаются на время анализа; к выходам блока 1 распределения последовательностей канальных символов сигнала. С выхода коммутатора

9 последовательности в правильной фазе поступают на вход декодера сверточного кода (HB чертеже не показан). Если превышение порогов (при сильных шумах в канале) происходит во всех накопитея, 15 блока 13, реша щий блок 12 не принимает нового решения, до окончания й. следующих И тактов анализа. Такой алгоритм работы решающего блока 12 существенно повышает помехоустойчивость устройства устранения неоднозначности фазы. В отсутствии перескоков фазы,анализ х принимвемых последоватепьностей канальо- ных символов производится с периодом в И тактов, еспИ произойдет перескок фазы, то с выхода индикатора 4 срыва фа» зы, вход которого подключен к схеме формирования опорного колебания демодулятора сигналов фазовой манипуляции (нв чера- теже не показан), нв ахоп датчика 11 зо времени анализа поступает сигнал, и отсчет времени анализа начнется с момента окончания процесса перескока.

Если в декодере сверточного кода применяется гибкое решение (квантование сигпь налов нв выходе демодупятора), то устройство устранения неоднозначности фазы должно содержать копичество линий задержки {аналогичных линиям 5 и 6 задержки), равное количеству уровней кввнтования, и несколько более сложный комму40 .татор 9. Само устройство продолжает работать на основнии жесткого решения. вертой пинии задержки, а к входу блока . пороговых накопителей через датчик времени анализа подключен выход индикатора срыва фазы.

На чертеже представлена структурная электрическая схема предлагаемого устройства.

Устройство содержит бпок 1 распреде пения последовательностей канальных сим волов сигнала, блок 2 восстановления информационных последовательностей, формирователь 3 образцов последовательностей канальных символов сигнала, индикатор 4 срыва фазы, пинии 5, 6, 7 и 8 за держки, коммутатор 9, блок 10 срввнени датчик 11 времени анализа, решающий блок 12 и блок 13 пороговых накопителе

Устройство работает следующим образом.

Последоватепьности принимаемых канвпьных символов с выхода блока 1 распредепения последовательностей канвпьны символов сигнала поступают нв входы бл ка 2 восстановления информационных последовательностей, состоящего из инверс ных схем, на выхоце которого формируют ся возможные варианты информационных последовательностей. Сформированные информационные последовательности поступ ют на входы формирователя 3 образцов последовательностей канвпьных символов сигнала, состоящего нз сверточных кодеров поспедоватепьно соединенных с преобразователями, нв выходах которого формируются врэможные варианты последовате ностей канальных символов, однв пара нэ которых совпадает (при отсутствии ошибок в канале) с принятой канальной последовательностью. Сформированные образцы в бпоке,10 сравнения сравниваются с принятыми канальными последова тельностями, поступающими с выходов блока 1 распределения последовательностей канапьных символов сигнала и запер— жанными в линиях 7 и 8 задержки на время обработки информации в блоке 2 вос- 4 становления информационных последовательностей и в формирователе 3 образцов последовательностей канальных символов сигнала. Результаты сравнения накапливаются в блоке 13 пороговых накопителей за тактов анализа. После окончания анализа, в накопителе, соответствующим положению фвэы колебания схемы формирования опорного колебания относительно фазы генератора нв передаче, порог превышен 55 не будет, а в остальных накопителях произойдет превышение порога. На основе этих данных, решающий блок 12, входы

Предлагаемое устройство по сравнению с известным за счет уменьшения времени установления синфвзного режймв работы устройства устранения неоднозначности обладает более высокой помехоустойчивостью.

Формула изобретения

Устройство устранения неоднозначности фазы сигнала в системе с фаэовой манипуляцией и сверточным кодированием, содержащее индикатор срыва фазы,, блок восстановления информационных последовательностей и четыре пинии, о т л и ч а— ю щ е е с я тем, что, с цепью повышения помехоустойчивости, введены блок распределения последовательностей канальных символов сигнала, формирователь образцов последовательностей канальных симво- З пов сигнала, датчик времени анализа, блок пороговых накопителей, решающий блок, блок сравнения и коммутатор, к информационным входам которого через первую и вторую линии задержки подключены вы- >0 ходы блока распределения последовательностей канальных символов сигнала, первый выход которого объединен с первым входом блока восстановления и.формационных последовательностей и с входом 15 третьей линии задержки, а второй выход, обьединен с входом четвертой линии задержки и вторым входом блока восстановпения информационных последовательностей, выход которого через последователь но соединенные формирователь образцов последовательностей канальных символов сигнала, блок сравнения, блок пороговых накопителей и решающий блок подключен к управпяккцему входу коммутатора к другим входам блока сравнения подключены выходы третьей и четвертой линий задержки, а к входу блока пороговых накопителей через датчик времени анализа подключен выход индикатора срыва фазы.

Источники информации, принятые во внимание при экспертизе

).Helper НЛ.Shor t СопЫгоио1

Length< КЫе Ц2 "Quick-Look" Codes;

IEEE Fraus onCoerngnicotjons,<9T5, N Z.C0%-23,рХ68-ПЪ(ирототиг, ).

ВНИИПИ Заказ 2151/84 Тираж 698 Подписное

Филиал ППП Патент", г. Ужгород, уп. Проектная, 4