Мультипроцессорная вычислительная система

 

1. МУЛЬТИПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА, содержащая M процессоров, каждый из которых соединен двухсторонней связью с соответствующим блоком регистров связи, M блоков перестраиваемых передатчиков, M блоков перестраиваемых приемников, M блоков дешифрации команд управления передачей и M блоков дешифрации команд управления приемом, причем первая и вторая группы выходов i-го блока регистров связи подключены соответственно к первым группам входов i-тых блоков дешифрации команд управления передачей и блока перестраиваемых передатчиков, группа выходов которого соединена с шинами передачи данных системы, а вторая группа входов - с первой группой выходов i-го блока дешифрации команд управления передачей, первая группа входов i-го блока дешифрации команд управления приемом соединена с третьей группой выходов i-го блока регистров связи, первой группой входов подключенного к первой группе выходов i-блока перестраиваемых приемников, вторая группа входов которого соединена с шинами передачи данных системы, а первая группа выходов - с первой группой входов i-го блока регистров связи, отличающаяся тем, что, с целью повышения производительности системы, в нее введены M блоков коммутации передатчиков, M блоков установки режима передачи, M блоков коммутации приемников и M блоков установки режима приема, причем третья группа входов i-го блока перестраиваемых передатчиков соединена с группой выходов i-го блока коммутации передатчиков, первая и вторая группы входов которого подключены соответственно к четвертой группе выходов i-го блока регистров связи и второй группе выходов i-го блока дешифрации команд управления передачей, а третья группа входов - к группе выходов i-го блока установки режима передачи, первая и вторая группы входов которого соединены соответственно с третьей группой выходов i-го блока дешифрации команд управления передачей и с пятой группой выходов i-го блока регистров связи, шестая группа выходов и вторая группа входов которого подключены соответственно к первой группе входов i-го блока установки режима приема и группе выходов i-го блока коммутации приемников, первая группа входов которого соединена с второй группой выходов i-го блока перестраиваемых приемников, вторая группа входов с второй группой выходов i-го блока дешифрации команд управления приемом, а третья группа входов - с группой выходов i-го блока установки режима приема, второй группой входов подключенного к третьей группе выходов i-го блока дешифрации команд управления приемом.

2. Система по п.1, отличающаяся тем, что блок установки режима передачи содержит регистры адресата и группу элементов И, первые и вторые входы которых подключены к соответствующим входам из первой и второй групп входов блока, а выходы - через соответствующие регистры адресата к выходам группы выходов блока.

3. Система по п.1, отличающаяся тем, что блок установки режима приема содержит регистры абонента, группы элементов И, первые и вторые входы которых подключены к соответствующим входам из первой и второй групп входов блока, а выходы, через соответствующие регистры абонента, - к выходам группы выходов блока.

4. Система по п.1, отличающаяся тем, что блок коммутации приемников содержит группу коммутаторов, выходы которых являются выходами группы выходов блока, информационные входы которых подключены к первой группе входов блока, а первые и вторые управляющие входы - соответственно к второй и третьей группам входов блока.

5. Система по п.1, отличающаяся тем, что блок коммутации передатчиков содержит группу дешифраторов и M элементов ИЛИ, выходы которых являются выходами группы выходов блока, входы i-го элемента ИЛИ соединены соответственно с i-тыми выходами дешифраторов группы информационные входы которых подключены к первой группе входов блока, а первые и вторые управляющие входы - соответственно к второй и третьей группам входов блока. Изобретение относится к области вычислительной техники и может быть использовано в качестве высокопроизводительного центра обработки данных автоматизированных систем управления. Известны цифровые системы для обработки данных, содержащие коммутатор, группы блоков запоминания адресов, связи первого и второго уровня, группу процессоров, группу последовательно-параллельных регистров, группу элементов ИЛИ и две группы элементов И. Недостаток этих систем состоит в низкой производительности. Наиболее близкой к данной является мультипроцессорная вычислительная система, содержащая M процессоров M блоков управления передатчиками, M блоков перестраиваемых передатчиков, M блоков управления приемниками и M перестраиваемых приемников, причем первая группа выходов K-го процессора (K 1,2.M) связана с первой группой входов K-го перестраиваемого передатчика, вторая группа выходов K-го процессора связана с группой входов K-го блока управления передатчиком, группа выходов которого связана со второй группой входов K-го перестраиваемого передатчика, группа выходов которого связана с линией связи, третья группа выходов K-го процессора подсоединена к группе входов K-го блока управления приемником, группа выходов которого связана с первой группой входов K-го перестраиваемого приемника, первая группа выходов которого связана со входом K-го процессора, четвертая группа выходов которого связана со второй группой входов K-го перестраиваемого приемника, вторая группа выходов которого связана с линией связи. Кроме того, перестраиваемый передатчик содержит дешифратор, группу элементов НЕ, элемент ИЛИ, группы из трех элементов И, группы из двух элементов ИЛИ, группу элементов ИЛИ, группу частотно-импульсных модуляторов, элемент НЕ, причем каждый выход дешифратора подсоединен ко входу элемента НЕ, выход которого связан с первыми входами первого и второго элементов И группы из трех элементов И, второй вход первого элемента И и первый вход третьего элемента И группы из трех элементов И подключены к первой линии шины управления передатчиком от процессора, остальные линии шины от которого подключены ко входу дешифратора, третий вход первого элемента И, второй вход второго элемента И и второй вход третьего элемента И связаны соответственно с первой, второй и третьей линиями шины настройки передатчика, выходы первого и второго элементов И групп из трех элементов И подключены к первому и второму входам первого элемента ИЛИ групп из двух элементов ИЛИ, выходы которых соединены со входами соответствующих частотно-импульсных модуляторов, первые входы вторых элементов ИЛИ групп из двух элементов ИЛИ соединены с выходами третьих элементов И групп из трех элементов И, а вторые входы вторых элементов ИЛИ групп из двух элементов ИЛИ подключены к четвертой линии шины настройки передатчика, третья и четвертая линии шины настройки передатчика связаны с входами элемента ИЛИ, подключенного к выполненному на элементе НЕ дополнительному входу дешифратора. При этом блок управления передатчиком содержит дешифратор и усилители-инверторы, причем шина управления настройкой передатчика процессора подсоединена к входам дешифратора, выходы которого через усилители-инверторы подключены к линиям шины управления, перестраиваемым передатчиком процессора. Перестраиваемый приемник системы содержит селектор-мультиплексор, шифратор, блок приоритета, группу двухвходовых элементов И, группу селекторов-мультиплексоров, группу частотно-импульсных демодуляторов и элемент НЕ, причем шина абонента подключена к первой группе входов селектора-мультиплексора, управляющий вход которого связан с первой линией шины управления настройкой приемника, входы селектора-мультиплексора связаны с соответствующими входами шифратора и выходами селекторов-мультиплексоров группы селекторов-мультиплексоров, первые входы которых подсоединены к выходам частотно-импульсных демодуляторов, а вторые входы подключены ко второй линии шины управления настройки приемника, третья линия шины управления настройкой приемника подключена к первым входам двухвходовых элементов И, вторые входы которых связаны с выходами блока приоритета, а их выходы подсоединены к шине выдачи кода абонента первого из запрашивающих процессоров, выходы шифратора подключены к соответствующим входам блока приоритета, а выход селектора-мультиплексора подключен к входу элемента НЕ, выход которого связан с шиной выдачи кода абонента. Блок управления приемником содержит дешифратор, первый и второй элементы НЕ, усилитель-инвертор, причем линии шины управления настройкой приемника процессора подключены к входам дешифратора, первый выход которого подсоединен непосредственно к первой линии шины управления перестраиваемым приемником процессора, второй выход дешифратора подсоединен к входу первого инвертора, выход которого подключен к входу усилителя-инвертора, выход которого является второй линией шины, а третий выход дешифратора связан с входом второго инвертора, выход которого является третьей линией шины управления перестраиваемым приемником процессора. В процессе вычислений любой из процессоров этой системы может в любой момент времени (динамически) установить требуемую связь и непосредственно обменяться произвольной информацией с любым другим процессором по общему для всех процессоров каналу связи. Работа системы включает этапы ее первоначальной настройки на выполнение требуемых вычислений, динамической перестройки в случае необходимости образования новых вычислительных конфигураций и собственно вычислений, при которых процессоры обрабатывают введенные в них при настройке или перестройке данные с помощью имеющихся или также введенных при настройке или перестройке программ. Работа вычислительной системы прототипа на каждом из указанных этапов обеспечивается специальной операционной системой. Недостаток указанной системы состоит в низкой производительности при выполнении вычислений, требующих одновременной передачи последовательным кодом различной информации сразу несколькими процессорами, что обусловлено тем, что в структуре системы отсутствует возможность управления одновременной работой различных передатчиков, входящих в состав блока перестраиваемых передатчиков. Целью предлагаемого изобретения является повышение производительности мультипроцессорной вычислительной системы. Поставленная цель достигается тем, что в систему, содержащую M процессоров, каждый из которых соединен двухсторонней связью с соответствующим блоком регистров связи, M блоков перестраиваемых передатчиков, M блоков перестраиваемых приемников, M блоков дешифрации команд управления приемом и M блоков дешифрации команд управления передачей, причем первая и вторая группы выходов i-го блока регистров связи (i (i=)) подключены соответственно к первым группам входов i-тых блоков дешифрации команд управления передачей и блока перестраиваемых передатчиков, группа выходов которого соединена с шинами, передачи данных системы, а вторая группа входов с первой группой выходов i-го блока дешифрации команд управления передачей, первая группа входов i-го блока дешифрации команд управления приемом соединена с третьей группой выходов i-го блока регистров связи, первой группой входов подключенного к первой группе выходов i-го блока перестраиваемых приемников, вторая группа входов которого соединена с шинами передачи данных системы, а первая группа выходов с первой группой входов i-го блока регистров связи, введены M блоков коммутации передатчиков M блоков коммутации приемников, M блоков установки режимов передачи и M блоков установки режима приема, причем третья группа входов i-го блока перестраиваемых передатчиков соединена с группой выходов i-го блока коммутации передатчиков, первая и вторая группы входов которого подключены соответственно к четвертой группе выходов i-го блока регистров связи и второй группе выходов i-го блока дешифрации команд управления передачей, а третья группа входов к группе выходов i-го блока установки режима передачи, первая и вторая группы входов которого соединены соответственно с третьей группой выходов i-го блока дешифрации команд управления передачей и с пятой группой выходов i-го блока регистров связи, шестая группа выходов и вторая группа входов которого подключены соответственно к первой группе входов i-го блока установки режима приема, и группе выходов i-го блока коммутации приемников, первая группа входов которого соединена с второй группой выходов i-го блока перестраиваемых приемников, вторая группа входов с второй группой выходов i-го блока дешифрации команд управления приемом, а третья группа входов с группой выходов i-го блока установки режима приема, второй группой входов подключенного к третьей группе выходов i-го блока дешифрации команд управления приемом, а также тем, что блок установки режима передачи содержит группу элементов И, первые и вторые входы которых подключены к соответствующим входам из первой и второй групп входов блока, а выходы через соответствующие регистры адресата к выходам группы выходов блока, и тем, что блок установки режима приема содержит группу элементов И, первые и вторые входы которых подключены к соответствующим входам из первой и второй групп входов блока, а выходы через соответственные регистры абонентов к выходам группы выходов блока, а также тем, что блок коммутации приемников содержит группу коммутаторов, выходы которых являются выходами группы выходов блока, информационные входы подключены к первой группе входов блока, а первые и вторые управляющие входы соответственно ко второй и третьей группам входов блока и тем, что блок коммутации передатчиков содержит группу дешифраторов и M элементов ИЛИ, выходы которых являются выходами группы выходов блока, входы i-го элемента ИЛИ соединены соответственно с i-тыми выходами дешифраторов группы (i (i= )) информационные входы которых подключены к первой группе входов блока, а первые и вторые управляющие входы соответственно к второй и третьей группам входов блока. Блок-схема системы представлена на фиг. 1; на фиг. 2 приведена функциональная схема реализации блока установки режима передачи; на фиг. 3 пример функциональной схемы блока коммутации передатчиков; на фиг. 4 и 5 примеры функциональных схем блока установки режима приема и блока коммутации приемников; на фиг. 6 и 7 примеры реализации блоков команд управления передачей и приемом. Мультипроцессорная вычислительная система содержит (фиг. 1) процессор 1 с блоком 1а регистра связи, блок 2 установки режима передачи, блок 3 коммутации передатчиков, блок 4 перестраиваемых передатчиков, блок 5 дешифрации команд управления передачей, блок 6 дешифрации команд управления приемом, блок 7 установки режима приема, блок 8 коммутации приемников, блок 9 настраиваемых приемников, шины 10 передачи данных канала связи между процессорами, шины 11 второй группы выходов процессора, шины 12 и 13 четвертой и пятой групп выходов процессора, шины 14 и 15 первой группы входов и группы выходов блока 2, шины 16 и 17 второй группы входов и группы выходов блока 3, шины 18 и 19 второй группы входов и группы выходов блока 4, шины 20 и 21 группы выходов и первой группы входов блока 9, шины 21, 22 и 23 первой, второй и третьей групп выходов блока 6, шины 24 и 25 группы выходов и первой группы входов блока 7, шины второй 26 и первой 27 групп входов и третьей 28 и первой 29 групп выходов процессора 1, шины 30 второй группы входов блока 9. Блоки 1-9 образуют интерфейс процессора. На фиг. 1 процессор вместе с его интерфейсом образуют элемент вычислительной системы. Условимся элементу системы присваивать номер входящего в его состав процессора. Работа вычислительной системы при решении задач заключается в том, что под действием специальной операционной системы в ней происходит установление связей между группами передающих и принимающих процессоров в соответствии с решаемой задачей. Работа вычислительной системы на примере одного из вариантов ее настройки на некоторый заданный режим взаимодействия процессоров осуществляется следующим образом. Предположим, что требуется передать последовательным кодом различную информацию от процессора с номером 1 к процессорам с номерами i,k. В этом случае в элементе системы с номером 1 в блок 2 из процессора 1 по шине 13 под действием управляющих сигналов, поступающих по шине 14 из блока 5, последовательно подаются и запоминаются коды процессоров элементов системы, которым присвоены номера i,k. Коды процессоров-адресатов по шине 15 параллельно поступают в блок 3. В блоке 3 эти коды поступают на коммутаторы, на информационные входы которых из процессоров 1 по шине 12 поступает та информация, которая должна быть передана процессорам-адресатам с заданными номерами. Под действием кодов процессоров-адресатов передаваемая информация поступает на те выходы коммутаторов, которые подключаются к входам передатчиков, отвечающих требуемым процессорам-адресатам. Эта передача может быть синхронизирована сигналами от процессоров-адресатов, подтверждающими прием очередной порции информации. Аналогично при приеме информации коды процессоров-абонентов с номерами i,k по шине 25 подаются последовательно из блока 1 в блок 7 и запоминаются в нем под действием управляющих сигналов, поступающих из блоков 6 по шине 23. Коды процессоров-абонентов по шине 24 поступают параллельно на блок 8. В блоке 8 эти коды поступают на коммутаторы, на информационные входы которых из блока 9 по шине 20 приходят сигналы от всех приемников. Под действием кодов процессоров-абонентов принимаемая информация поступает только от тех приемников, которые выделены кодами и передается параллельным кодом по шине 26 в процессор 1. Принимаемые сигналы, в частности, могут являться сигналами подтверждения приема очередной порции информации. Блоки вычислительной системы могут быть выполнены в любой базисной системе элементов, например в системе серийно выпускаемых отечественной промышленностью элементов серии 133. При использовании элементов серии 133 блоки 4 и 9 могут быть реализованы аналогично соответствующим блокам 4 и 5 устройства прототипа. Блок 2 установки режима передачи (фиг. 2) содержит элементы И 31-33 группы, регистры 34-36 адресата, шины 37-48, соединяющие элементы И и регистры с входами и выходами блока. Работа блока 2 заключается в следующем. На информационные входы многоразрядных элементов 31-33 по шинам 37-39 соответственно из процессора одновременно подается очередной код процессора-адресата, которому должна быть передана информация. На управляющие входы элементов И 31-33, число которых равно разрядности кода адресата, по шинам 46-48 последовательно во времени подаются сигналы, разрешающие передачу очередного кода на соответствующий регистр 34-36 адресата. Блок 3 коммутации передатчиков (фиг. 3) содержит дешифраторы 49-51 группы, элементы ИЛИ 52-54, шины 55-57 и 58-60, соединяющие дешифраторы 49-51 с входами блока 3, шины 61-63; 64-66; 67-69 группы шин, соединяющие выходы дешифраторов 49-51 с входами элементов ИЛИ 52-54 по принципу: каждый дешифратор подключен своим первым выходом и первому элементу ИЛИ, вторым выходом к второму элементу ИЛИ и т.д. Шины 70-72 шины, соединяющие выходы элементов ИЛИ 52-54 с группой выходов блока. Работа блока 3 происходит следующим образом. На дешифраторы 49-51 одновременно по шинам 55-57 поступает информация, которая должна быть передана процессорам-адресатам. На управляющие входы дешифраторов по шинам 58-60 поступают коды процессоров-адресатов, определяющие номер выхода дешифратора 62-68, а следовательно, номер элемента ИЛИ, по которому передаваемая информация поступает на требуемый передатчик. Блок 7 установки режима приема включает (фиг. 4) элементы И 73-75 группы, регистры 76-78 абонентов, шины 79-81; 82-84; 85-87 входов и выходов элементов И, шины 88-90 группы выходов блока. Работа блока 7 состоит в следующем. На информационные входы элементов И 73-75 по шинам 79-81 соответственно из процессоров одновременно подается очередной код процессора-абонента от которого должна быть принята информация. На управляющие входы элементов И 73-75 по шинам 82-84 соответственно последовательно во времени подаются сигналы, разрешающие передачу очередного кода на соответствующий регистр 76-78 абонента. Блок 8 коммутации приемников (фиг. 5) содержит селекторы-мультиплексоры 91-93, соединенные шинами 94-96, 97-99 и 100-102 с группами входов и выходов блока 8. Блок 8 работает так. На управляющие входы селекторов-мультиплексоров 91-93 по шинам 94-96 одновременно подаются коды абонентов. В соответствии с этими кодами обеспечивается прохождение информации от требуемых приемников на выходе соответствующих селекторов-мультиплексоров и далее по шинам 97-99 на группу выходов блока. Блок 5 дешифрации команд управления передачей (фиг. 6) содержит дешифратор 103, усилители 104-109 и элемент И 110, соединенные шинами 111-131 с соответствующими группами входов и выходов блока и между собой. Работа блока заключается в следующем. Управляющие сигналы на выходе блока 5 определяются кодами, поступающими на входы дешифратора 103 по шинам 128-131. Сигналы на выходах 119-123 осуществляют перестройку передатчиков блока 4. Сигнал с выхода усилителя 109 по шине 16, поступает на блок 3 и обеспечивает одновременную передачу различными передатчиками различной информации. При отсутствии этого сигнала возможность такой передачи исключается. Под действием сигналов, поступающих по шинам 125-127, осуществляется последовательная загрузка регистров адресатов блока 2 кодами одновременно обслуживаемых адресатов. Блок 6 дешифрации команд управления приемом (фиг. 7) реализован на базе дешифратора 132 на 16 каналов и усилителей 133-137, которые при помощи шин 138-153 соединены между собой и с группами входов и выходов блока 6. Работа блока 6 заключается в следующем. Управляющие сигналы на выходе блока 6 определяются кодами, поступающими на вход дешифратора по шинам 150-153. Сигналы на выходах 143-145 блока 6 осуществляют перестройку приемников блока 9. Сигнал с выхода усилителя 137 поступает на блок 8 и обеспечивает одновременный прием различными приемниками различной информации. При отсутствии этого сигнала возможность такого приема исключается. Под действием сигналов, поступающих по шинам 147-149, выполняется последовательная загрузка регистров абонентов блока 7 кодами одновременно обслуживаемых абонентов. При технической реализации предлагаемой мультипроцессорной вычислительной системы в качестве процессора 1 может быть использован любой процессор, имеющий канал прямого доступа к памяти (КПДП). Примером такого процессора может служить, например, мини-ЭВМ РДР-8. Организация работы такой машины в режиме использования канала прямого доступа к памяти описана, например, в монографии. В структуре предлагаемой в заявке мультипроцессорной системы подключение мини-ЭВМ к блокам 2, 3, 5, 6, 7, 8 и 9 (фиг. 1) осуществляется через блок 1а регистров связи, содержащий (фиг. 8) регистр 154 данных канала прямого доступа к памяти, регистр 155 адреса канала прямого доступа к памяти, триггер 156 запроса канала прямого доступа к памяти, шину 157, соединяющую разряд признака запроса регистра данных канала прямого доступа с входом триггера запроса. В регистре данных выделены поля, в которые при передаче заносятся код адресата, код абонента, коды установки режима передачи и параллельно передаваемые данные, а при приеме код абонента, параллельно принимаемые данные и коды установки режима приема. При передаче передаются: код адресата по шине 29, коды установки режима передачи по шине 13, коды данных по шине 12. При приеме поступают: код абонента по шине 28, коды установки режима приема по шине 25, код параллельно принимаемых данных по шине 26. По шине 11 передаются сигналы в режиме последовательной передачи данных, а по шине 27 в режиме последовательного их приема. Управление работой процессора с каналом прямого доступа к памяти в составе системы осуществляется с помощью вспомогательной программы, хранящейся в процессоре и осуществляющей подготовку канала прямого доступа. При передаче эта подготовка заключается в формировании массива передаваемых данных в памяти процессора в виде таблицы. Столбцам этой таблицы присваиваются значения перечисленных выше полей регистра, после чего управление передается на первую ячейку массива (т.е. по адресу, сформированному в регистре 155), в соответствующем признаку запроса разряде которой содержится единица, а в поле адреса адресата код адресата. Как обычно, этот массив пословно пересылается в регистр данных 154. При приеме в регистре 155 формируется код абонента и заносится единица в разряд признака запроса, после чего формируется код в регистре 155 и принимаются данные в начинающийся с этого адреса массив памяти, причем принятые данные будут находится в полях, соответствующих разрядам параллельно принимаемых данных регистра данных 154. Передатчики 4 и приемники 9 мультипроцессорной вычислительной системы могут быть реализованы на основе минитронов (миниатюрных вакуумных приборов СВЧ-типа отражательного клистрона), выпускаемых отечественной промышленностью. По своим параметрам минитроны хорошо согласуются с интегральными схемами. Кроме того, они обладают свойством электронной перестройки частоты в достаточно широких пределах, что позволяет достаточно просто организовать цифровое управление передатчиков на различные частотные каналы обмена между процессорами. Приемники на основе минитронов, используемые в качестве СВЧ-детекторов, могут обеспечить надежный обмен с использованием узкополосного частотного разделения каналов, позволяющего организовать большое количество связей в достаточно узкой полосе частот. Применение СВЧ-приборов позволяет значительно увеличить быстродействие и надежность каналов обмена информацией. Так, применение современных минитронов с частотой генерации 50 ГГц (что далеко не является их частотным пределом), позволит осуществить обмен с частотами до 2 ГГц (уменьшение частоты обмена по сравнению с частотой собственных колебаний связано с резонансными характеристиками резонаторов минитронов). Кроме того, применение в качестве линий связи волноводов позволит, кроме увеличения помехоустойчивости, значительно повысить скорость прохождения сигналов между процессорами. Это особенно существенно, если учесть, что в вычислительных системах на современной элементной базе с временем срабатывания элементов, порядка единиц наносекунд, время прохождения сигналов по линии передачи во многих случаях может превышать время их логической обработки. Передача же сигналов с помощью СВЧ по волноводам позволяет повысить скорость их прохождения, так как скорость электромагнитной волны в волноводе больше скорости ее в проводнике и растет с ростом частоты. При использовании минитронов в качестве перестраиваемых передатчиков и приемников увеличивается также и надежность системы, так как минитроны отличаются высокой надежностью работы при высоких уровнях ионизирующих излучений, больших перепадах температур и других экстремальных воздействиях окружающей среды. Таким образом, предлагаемая мультипроцессорная вычислительная система обеспечивает повышение производительности и надежности синхронных централизованных и распределенных вычислений. Применение этой системы позволяет создавать на ее основе надежные высокопроизводительные мультипроцессорные комплексы с адаптируемой структурой, построение которой по другим известным принципам весьма затруднено в силу возникновения ряда известных технических трудностей при реализации обмена информацией между процессорами.

Формула изобретения

1. МУЛЬТИПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА, содержащая M процессоров, каждый из которых соединен двухсторонней связью с соответствующим блоком регистров связи, M блоков перестраиваемых передатчиков, M блоков перестраиваемых приемников, M блоков дешифрации команд управления передачей и M блоков дешифрации команд управления приемом, причем первая и вторая группы выходов i-го блока регистров связи подключены соответственно к первым группам входов i-тых блоков дешифрации команд управления передачей и блока перестраиваемых передатчиков, группа выходов которого соединена с шинами передачи данных системы, а вторая группа входов с первой группой выходов i-го блока дешифрации команд управления передачей, первая группа входов i-го блока дешифрации команд управления приемом соединена с третьей группой выходов i-го блока регистров связи, первой группой входов подключенного к первой группе выходов i-блока перестраиваемых приемников, вторая группа входов которого соединена с шинами передачи данных системы, а первая группа выходов - с первой группой входов i-го блока регистров связи, отличающаяся тем, что, с целью повышения производительности системы, в нее введены M блоков коммутации передатчиков, M блоков установки режима передачи, M блоков коммутации приемников и M блоков установки режима приема, причем третья группа входов i-го блока перестраиваемых передатчиков соединена с группой выходов i-го блока коммутации передатчиков, первая и вторая группы входов которого подключены соответственно к четвертой группе выходов i-го блока регистров связи и второй группе выходов i-го блока дешифрации команд управления передачей, а третья группа входов к группе выходов i-го блока установки режима передачи, первая и вторая группы входов которого соединены соответственно с третьей группой выходов i-го блока дешифрации команд управления передачей и с пятой группой выходов i-го блока регистров связи, шестая группа выходов и вторая группа входов которого подключены соответственно к первой группе входов i-го блока установки режима приема и группе выходов i-го блока коммутации приемников, первая группа входов которого соединена с второй группой выходов i-го блока перестраиваемых приемников, вторая группа входов с второй группой выходов i-го блока дешифрации команд управления приемом, а третья группа входов с группой выходов i-го блока установки режима приема, второй группой входов подключенного к третьей группе выходов i-го блока дешифрации команд управления приемом. 2. Система по п.1, отличающаяся тем, что блок установки режима передачи содержит регистры адресата и группу элементов И, первые и вторые входы которых подключены к соответствующим входам из первой и второй групп входов блока, а выходы через соответствующие регистры адресата к выходам группы выходов блока. 3. Система по п.1, отличающаяся тем, что блок установки режима приема содержит регистры абонента, группы элементов И, первые и вторые входы которых подключены к соответствующим входам из первой и второй групп входов блока, а выходы, через соответствующие регистры абонента, к выходам группы выходов блока. 4. Система по п. 1, отличающаяся тем, что блок коммутации приемников содержит группу коммутаторов, выходы которых являются выходами группы выходов блока, информационные входы которых подключены к первой группе входов блока, а первые и вторые управляющие входы соответственно к второй и третьей группам входов блока. 5. Система по п.1, отличающаяся тем, что блок коммутации передатчиков содержит группу дешифраторов и M элементов ИЛИ, выходы которых являются выходами группы выходов блока, входы i-го элемента ИЛИ соединены соответственно с i-тыми выходами дешифраторов группы информационные входы которых подключены к первой группе входов блока, а первые и вторые управляющие входы соответственно к второй и третьей группам входов блока.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Номер и год публикации бюллетеня: 36-2000

Извещение опубликовано: 27.12.2000        

---