Преобразователь частота-код

 

0IIHtAHHE

ИЗОБРЕТЕНИЯ

Союз Советскид

Социалистических

Республик

<>839047 Ф я

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 0509.79 (21) 2814739/18-21 (5! )М. Кл.

Н 03 К 13/20//

С 01 R 23/10 с присоединением заявки М—

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет

Опубликовано 1506,81, Бюллетень Но 22 (5З) ПЖ 681. 325 (088.8) Дата опубликования описания 1Ь0681 (72) Автор изобретения

II.Â. Соловов (71) Заявитель

Рязанский политехнический институт (54) ПРЕОБРАЗОВАТЕЛЬ ЧАСТОТА — КОД

Изобретение относится к вычислительной технике и автоматике и может быть использовано в системах управления движущимися объектами в качестве преобразователя частотной информации в цифровой код.

Известен преобразователь частоты в код следящего типа, содержащий реверсивный счетчик, делитель опорной частоты и двоичный умножитель, выход которого соединен с вычитающнм входом реверсивного счетчика, а соответствукщие входы соединены с выходами делителя частоты и реверсивного счетчика 1). Передаточная функ-15 ция такого преобразователя аналогична передаточной функции инерционного звена

М )=р .

20 где Г=2" /Fo - постоянная времени, зависящая от числа разрядов и реверсивного счетчика и опорной части

F, 11).

Однако для обеспечения высокой точности и должно вйбнраться достаточно большой величины, что не позволяет получить высокого быстродействия преобразователя. 30

Наиболее близким по технической сущности к.. предлагаемому является преобразователь частоты в код, содержащий регистр памяти, управляеьадй делитель частоты, входы которого подключены к разрядным выходам регистра памяти, группу элементов И, счетчик, регистр сдвига, триггер, коммутатор опорных частот, два двухвходовых элемента И, вычитающнй блок и элемент задержки, причем входные шины регистра памяти соединены через группу элементов И с единичным выходом соответствующих разрядов управляемого делителя частоты, а выход переполнения управляемого делителя частоты. соединен с первым входом вычитающего блока и сдвигающей шиной регистра сдвига, у которого вход установки в "1" первого разряда соединен со вторыми входами группы эз ементов "И" и выходом первого двухвходового элемента H у которого один вход через элемент задержки соединен с единичным выходом триггера и первым входом второго двухвходового элемента И, а другой вход подключен ко входу установки в «1" триггера, ко второму входу вычитакщего блока и ко входной шине, при этом выход вычитающе3

839047 группе входов дополнительного уп авляемого делителя частоты, вторая группа входов которогЬ соединена с выходами разрядов регистра памяти, входы которого подключены к выходам второй дополнительной группы элементов И, входы которой соединены с выходами разрядов дополнительного делителя частоты, первый и второй дополнительные входы основного управляемого делителя частоты подключены к дополнительным выходам соответственно дополнительного управляемого делителя частоты и первой дополнительной группы элементов И, управляющий вход второй дополнительной группы элементов И соединен с выходом первого элемента И.

На фиг. 1 приведена блок-схема устройства, на фиг. 2 — временные диаграммы, поясняющие его работу.

15

При этом погрешности операции (1) обусловленные несовпадением момен- 20 та начала С„преобразования Мд,- 2 Ц и момента появления ближайшего импульса частоты Г,/2,обратно пропорциональны величине Г /2 и в максимуме Равны g /Fo. Таким образом, если данная погрешность на втором шаге работы устройства равна

2/Fo, то на последнем шаге она увеличивается в 2" раз.

Цель изобретения — повьыение

30 точности.

Указанная цель достигается тем, что в преобразователь частоты в код, содержащий регистр памяти, выходы разрядов которого через основной управляемый делитель частоты подключены ко входам основной группы элементов И, выходы которой соединены с информационными входами регистра памяти, выход переполнения основного управляемого делителя частоты соединен с первым входом вычитающего блока и сигнальным входом регистра сдвига, вход установ.ки "1". первого разряда которого соединен с управляющим входом основной 45 группы элементов И и выходом первого элемента И, первый вход которого соединен с входной шиной, входом триггера и вторым входом вычитакщего блока, выход которого соединен gp со входом счетчика, прямой выход триггера подключен через элемент задержки Ко второму входу первого элемента И и непосредственно к первому входу второго элемента И, дополнительно введены дешифратор, две группы элементов И, Управляеьнй дели- тель частоты и регистр памяти, причем выходы счетчика через дешифратор подключены ко входам первой дополнительной группы элементов И, сигналь- 60. ный вход которой соединен с выходом второго элемента И,, второй вход которого подключен к шине опорной частоты, выходы первой дополнительной груп иы элементов И подключены к первой

40 го блока соединен со входом счетчика, выходы .каждого разряда которого соединены со вхоцами коммутатора опорных частот, выход которого подключен ко второму входу второго двухвходового элемента совпадения и через него ко входу управляемого делителя частоты(2) .

Недостатками такого преобразователяя являются погрешности, обуслов ленные принятым способом преобразования кода М; -oro остатка h< в удвоенный временной интервал с помощью набора стабильных частот Р,/2

Р ) 2, ..., Р 2" в соответствии с формулой

Преобраз ователь частота — код со держит управляеьнй делитель 1 частоты, регистр 2 памяти, счетчик 3, группу 4 элементов И, регистр 5 сдвига, элементы 6 и 7 И, триггер 8, вычитающий блок 9, элемент 10 задержки, регистр 11 памяти, группы 12 и 13 элементов И, дешифратор 14 и дополнительный управляемый делитель 15 частоты. При этом входы управляемого делителя 1 частоты подключены к разрядным выходам регистра 2 памяти, входные шины которого соединены через группу 4 элементов И с разрядными выходами управляемого делителя 1 частоты, выход переполнения которого соединен с первым входом вычитаицего блока 9 и двигающей шиной регистра 5, у которого вход установки в "1" первого разряда соединен со вторыми входами группы 4 элементов И и выходом элемента И б, у которого один вход через элемент 10 задержки соединен с единичным выходом триггера 8 и первым входом элемента И 7 а другой вход подключен ко входу установки в "1" триггера 8, ко второму входу вычитающего блока 9 и к шине входной частоты, а выход вычитающего блока 9 подключен ко входу счетчика 3.

Входные шины регистра 11 памяти соединены через группу 12 элементов И с разрядными выходами дополнительного управляемого делителя 15 частоты, подключенных к младшему разряду последнего. Каждый из дополнительных разря-, дов имеет второй вход, соединенный с выходом одного из элементов И группы 13, у которых первые входы соеди- нены с выходом элемента 7И, второй вход которого соединен с шиной опорной частоты, а вторые — с соответствующими выходами дешифратора 14, входы которого соединены с разрядными выходами счетчика З.Младший разряд управляемого делителя 1 частоты также имеет дополнительный вход,соеди839047 ненный с выходом соответствующего элемента группы 13.

Устройство работает следукщим образомм.

Моделирукщая зависимость Й устройства имеет вид МВ,„ 2 ЕВх /Г„ и-

5 причем в устройстве вместо деления входной частоты ГВ„Ha опорную Г „ производится делейие их периодов (; ех, о вых. и Топ,т ° e°. л-!т „

Т,щ, выбирается из условия T „.СТ с.

Ь(ъв 0A.

« 2Твх,т

Каждый — ый шаг деления состоит из удвоения остатка, полученного на предыдущем -1-ом шаге (М -1) 15 и его сравнении с периодом входной частоты ТВ„. Если 2;,Ъ ТВ„, то -ому разряду частотного присваивается значение "1" и определяется -ый остаток дм -2 - -Т Вх . Если 2д,-447 „, 20 то -ому разряду частного присваивается значение "О". В этом случае для следующего i +1 шага величина 2, q является остатком М . Далее процесс повторяется до получения последнего и -го разряда .вы25 ходного кода.

В исходном состоянии счетчик 3 и триггер 8 обнулены, в регистр 2 и управляемый делитель 1 частоты записан код NTon Топ Го, в регистр 5 записана ."1" во второй разряд. Процесс преобразования начинается с приходом импульса преобразуемой

35 частоты F который устанавливает триггер 8 в состояние "1", при этом опорная частота F начинает через группу 13 элементов И и открывший.ся элемент И 7 поступать на управляемый делитель 1 частоты. Таким 40 образом, с приходом первого импульса входной частоты начинается формирование интервала времени Т .СинхI ронность начала периода входной частоты ТВ и периода Т „позволяет легко 45 произвести их сравнение. Если Т „7 Тв„, то второй импульс входной частотй, проходя элемент 6, записывает "1" в младший разряд регистра 5 и открывает группу 4 элементов, через которые содержимое управляемого делителя 1 частоты, представлякщее собой в этот момент остаток 4 "- No,перепишется в регистр 2 (фиг. 2). Первый импульс на выходе управляемого делителя 1 частоты, соответствующий моменту окончания интервала Т „, производит сдвиг содержимого регистра 5, и вычитает "1" из вычитакщего блока 9, ранее записанную вторым импульсом входной частоты. Кроме ого 60 в этот момент (момент обнуления счетчикй управляемого делителя 1 частоты) в управляемый делитель 1 частоты. переносится содержимое регистра 2, т, е, код первого остатка Нд,.который сразу же начинает преобразовываться в интервал времени h, = 4у/ o . Как следует из фиг. 2, от момента прихода второго импульса входной частоты это будет уже второй остаток д( т.е. второй период входной частоты сравнивается с удвоенным остатком 2д, Если 2

Следукщий выходной импульс управляемого делителя 1 частоты (момент вреМени ТВ „г2д,) аналогично его первому импульсу начнет формирование второго остатка М=йдв) на фиг.2 изображен случай, когда Тв„v 2в2. Прн этом выходной импульс управляемого делителя 1 частоты, пройдя вычитающий блок 9, записывает "1" в счетчик 3. При этом высокий потенциал появляется на второй шине дешифратора 14 и исчезает на его первой шине, что открывает второй элемент И из группы 13, выход которого соединен со входом старшего иэ разрядов делителя 15, и закрывает первый элемент И иэ группы 13, выход которого связан со входом управляемого делителя 1 частоты. Подключение одного дополнительного разряда ко входу управляемого делителя 1 частоты аналогично увеличению его содержимого

Вдвое (ENg2 2Ngg), Следовательно Уп равляеьый делитель 1 частоты начнет формировать интервал времени 2д2=2й / „

Если 4д27 ТВх, то импульс с выхода делителя 1 частоты (момент времени 2Тв + 4В2) сиова сдигает содержимое регистра 5 и, пройдя вычитакщий блок 9, поступает в счетчик 3, увеличивая его содержимое на "1". При этом дешифратор 14 с помощью группы 13 элементов И подключает к управляемому делителю 1 частоты etae один дополнительный разряд из делителя 15.

Вследствие этого формируется интервал 452= 4ф . Итак, предыдущий остаток удваивается до тех пор, пока не превысит период входной частоты.

Выходной код формируется в регистре 5 цифра за цифрой, начиная со старшего разряда, путем записи "1" в первый разряд регистра 5 и последующего сдвига в сторону. старших разрядов. После (п -1) сдвигов записанная до начала работы "1" иэ второго разряда регистра 5 перемещается в (и+Я-ый разряд, что является сигналом окончания преобразования, Погрешность возникает на тех шагах преобразования, где очередной импульс. входной частоты производит перезапись содержимого управляемого делителя 1 частоты и дополнительного делителя 15 в регистры 2 и 11 т.е.

839047

2" -<

30

Г,с„х (2) Р 2 (4) 50

Формула из обретения — код, выходы если значение очередной К, цифры выходного кода равно 1. На всех последующих шагах эта погрешность преобразования, не превышающая величину периода опорной последовательности 1/Г,, удваивается. В соответствии с изложенным максимальная величина погрешности временного интервала равна аТ=р (К 2 +К 2 +„.+It„ l)=p() (2); (0 где К,, Кр...,К„- значение циФр выходйого кода (0 или 1). Наибольшего значения д Т достигает при

М М р,(рр = 11... 1=2 — 1 15

В известном устройствеГМ)имеется два источника погрешности. Первая из них совпадает с погрешностью предлагаемого устройства. Источником второй является принятый способ удвоения временных интервалов. путем переключения опорной частоты с Fð /2" íà F /2 " При этом изза несинхронности конца предыдущего преобразования (д ) и начала последуюцего (,2д ), т. е. несинхронности момента начала преобразования кода остатка Мд в интервал времени 2д, с началом периода последовательности, Г /2" возникает погрешность д Т= /(,/2 ), которая на всех последующих шагах преобразования удваивается. Наибольшей величины рассматриваемая составляющая погрешность достигает при N blx,п,.„- О, 01

Согласно логике работы устройства ее величина при этом равна

Суммарная погрешность известного гп 45 устройства равна ЬТп,ох+оТ„ Отношение погрешностей известного устройства 2 и предлагаемого устройства составляет

Таким образом, точность предлагаемого устройства в и/2 раз выше известного Преобразователь частота содержаций регистр памяти, разрядов которого через основной управляемый делитель частоты подключены ко входам основной группы элементов И, выходы которой соединены с информационными входами регистра памяти, выход переполнения основного управляемого делителя частоты ооединен с первым входом вычитающего блока и сигнальным входом регистра сдвига, вход установки "1" первого разряда которого соединен с управляющим входом основной группы элементов

И и выходом первого элемента И, первый вход которого соединен с входной шиной, входом триггера и вторым входЬм вычитающего блока, выход которого соединен со входом счетчика, прямой выход триггера подключен через элемент задержки ко второму входу первого элемента И и непосредственно к первому входу второго элемента И, отличающийся тем, что, с целью повышения точнооти, в него дополнительно введены дешифратор, две группы элементов И, управляемый делитель частоты и регистр памяти,, причем выходы счетчика через дешифратор подключены ко входам первой дополнительной группы элементов И, сигнальный вход которой соединен с выходом второго элемента И, второй вход которого подключен к шине опорной частоты, выходы первой дополнительной группы элементов И подключены к первой группе входов дополнительного управляемого делителя частоты, вторая группа, входов которого соединена с выходами разрядов регистра памяти, входы которого подключены к выходам. второй дополнительной группы элементов И, входы которой соединены с выходами разрядов дополнительного делителя частоты, первый и второй дополнительные входы основного управляемого делителя частоты подключены к дополнительным выходам соответственно дополнительного управляемого делителя частоты и первой дополнительной группы элементов И, управляюций вход второй дополнительной группы элементов И соединен с выходом первоro элемен— та И.

Источники информации принятые BQ внимание при эксперти

1. Паламарюк Г.О. Быстродействующий преобразователь частоты в код с непрерывным отсчетом. Вычислител .— ная техника. Труды РРТИ. Рязань, 19 10, вып. 18, с. 44-46.

2. Авторское свидетельство СССР

Р бб4152, кл. Н 03 К 13/20, 1979.

839047

0 ирп

"me

И,т, й

plВ х

i10D11

Заказ 4180/3 Тирам 988 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул, Проектная, 4

Составитель Т. Плетнева

Редактор Н. Наурсков Техред Н. Келушак Корректор H. Стец