Декодирующий накопитель

 

Союз Советских

Социалистических

Республик

ОП КСАН ИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (i

Ф

Ф

l (6I ) Дополнительное к авт. сяид-ву (22) Заявлено 29. 10. 79 (21) 2832670/ ) 8-21 с присоединением заявки ¹â€” (51) М. Кл.

Н 03 " 13/09

Гесударстеенный комитет (23) П риоритет

Ilp делам изобретений открытий

Опубликовано 30.06.81. Бюллетень №24

Дата опубликования описания 30.06.81 (53) УД К 621. 394. .! 42(088.8) (72) Автор изобретения

И.Ф.Хомич

Пензенский завод — ВТУЗ при заводе ВЭМ филиал Пензенского . политехнического института (71) Заявитель (54) ДЕКОДИРУЮЩИЙ НАКОПИТЕЛЬ

Изобретение относится к импульсной технике и может н.. йти применение в устройствах повышения достоверности передаваемой информации.

Известны устройства для мажоритарного декодирования двоичных кодов

5 при трехкратном повторении сообщений, которые содержат регистры сдвига и логические элементы (1).

Однако эти устройства имеют ограниl0 ченные функциональные возможности, Известен также декодируюций накопитель, содержащий ключ, m-разрядный сумматор и счетчик повторений, соединенный с управляющим входом клюIS ча, выход которого соединен с накопителем, и анализатор Г21.

Недостаток накопителя — сложность и как следствие — низкая надежность.

Цель изобретения — повышение надеж20 ности функционирования ..

Указанная цель достигается тем, что в декодирующий накопитель, содержащий ключ, счетчик повторений, входы которых объединены и подключены к входной шине, выход счетчика повторений соединен с управляющим входом ключа, выход которого через последовательно соединенные накопитель и m ðàçðÿäíûé сумматор подключен ко входу анализатора, введены дискриминатор, пороговый элемент и переключа-тель, при этом первые входы дискриминатора и переключателя соединены с входной шиной, а вторые входы подключены соответственно к выходу накопителя и выходу дискриминатора, выход переключателя соединен со входом г;разрядного сумматора, вход и выход порогового элемента соединены соответственно с выходом m-разрядного сумматора и входом ключа.

На чертеже приведена структурная схема декодирующего накопителя.

Устройство содержит входной ключ

1., накопитель 2, имеющий m разрядов на каждый принимаемый знак, счетчик

3 повторений, m-разрядный сумматор 4,.

43215 4

Значение Ь 1„,„может быть установлено, исходя из требуемой достоверности приема сообщения в канале связи с заданной интенсивностью помех. В том случае, когда на одной из позиций накопителя 2 значение h. =--О, а дискриминатор 5 вырабатывает сигнал несовпадения, то значение накопленного знака инвертируется и к нему приписы10 вается значение Л =1.

Таким образом, отпадает необходимость в дешифрации знаков накопленной информации при любом числе циклов повторения сообщения, что упрощает по15 строение устройства при параллельном считывании информации из накопителя

2 и повышает надежность функционирования.

Формула изобретения

30

40

45 дписное ира аказ

Филиал ППП "Патент",г.ужгород,ул.Проектная,4

3 8 дискриминатор 5, переключатель б, пороговый элемент 7 и анализатор 8.

Работает устройство следующим образом.

Принимаемая двоичная последователь ность знаков сообщения поступает через ключ 1 в накопитель 2. При последующих повторных передачах сообщения счетчик 3 переводит ключ 1 в положение, когда знаки с выхода накопителя 2 через m-разрядный сумматор и пороговый элемент 7+снова поступают на его вход.

Дискриминатор 5 производит сравнение вновь принимаемых знаков с накопленными и вырабатывает управляющие сигналы на переключатель б. Если указанные знаки совпадают, то единичный сигнал поступает на суммирующий вход m-разрядного сумматора 4, а при несовпадении знаков — вычитающий вход

m-разрядного сумматора 4.

В результате этого в накопителе 2 для каждого знака сообщения содержится m- ðàýðÿäíoå двоичное число, определяющее значение накопленного знака (1 или 0) и абсолютную величину разности между количеством принятых единичных и нулевых знаков на любое (конечное) число циклов повторения сообщения.

Для этого достаточно разрядность накопителя 2 для каждого знака выбрать так, чтобы выполнялось соотношение где t(1); t(O) — количество единичных и нулевых знаков, при нятых за заданное число циклов повторения сообщения соответственно.

Декодирующий накопитель, содержащий ключ, счетчик повторений, входы которь1х объединены и подключены к входной шине, выход счетчика повторений соединен с управляющим входом ключа, выход которого через последовательно соединенные накопитель H

m-разрядный сумматор подключен ко входу анализатора, о т л и ч а ю— шийся тем, что, с целью повышения надежности функционирования, введены дискриминатор, пороговый элемент и переключатель, при этом первые входы дискриминатора и переключателя соединены с входной шиной, а вторые входы подключены соответственно к выходу накопителя и выходу дискриминатора, выход переключателя соединен со входом m-разрядного сумматора, вход и выход порогового элемента соединены соответственно с выходом m-разрядного сумматора и входом ключа.