Система обработки данных

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свмд-ву (22) Заявлено 250679 (21) 2787656/18-24 (51) М. КЛ. с присоединением заявки ¹

G 06 F 15/00

Государственный комитет

СССР по делам изобретений н открытий (23) Приоритет (53) УДК 681.З (088.8) Опубликовано 23.07.81. Бюллетень le

Дата опубликования описания 230781 (72) Авторизобретения

В.М.Антимиров с

1 (71) Заявитель (54) СИСТЕМА ОБРАБОТКИ ДАННЫХ

Изобретение относится к вычислительной технике и может быть использовано при построении систем переработки цифровой информации.

Известна управляющая цифровая вычислительная машина, содержащая две группы резервных модулей (арифметическое устройство, запоминающее уст ройство и устройство управления}, связанные через коммутаторы. При отказе одного из модулей работоспособ-. ность сохраняется, так как вместо отказавшего подключается резервный модуль (1) .

Недостаток устройства — при исправной работе всех модулей создается неиспользуемая производительность, так как ЦВМ не способна перерабатывать два потока информации.

Известна также система, содержащая два идентичных процессора со схемами доступа к ним. Один из процессоров является активным и только его. схема доступа обеспечиВает выход процессора на внешние шины. Второй процессор является резервным (2).

Однако при исправности обоих процессоров система имеет неиспользуемую вычислительную избыточность.

Наиболее близкой к изобретению является модульная цифровая вычислительная система., в которой имеется несколько процессоров с соответствующими управляющими запоминающими устройствами, общее устройство управления и схема переключения признаков процессоров. В известной системе при

10 отказе одного из процессоров формируется признак, по которому задачи отказавшего берет на себя исправный процессор (3).

Недостатком системы является то, что для обнаружения отказа в каждый из процессоров должно устанавливаться дополнительное контрольное оборудование, которое не может использоваться для повышения производительности.

20 . Цель изобретения — увеличение надежности и производительности повышением полноты использования оборудования.

Поставленная цель достигается тем, что в систему, содержащую два вычислительных устройства, два блока памяти микропрограмм, первые и вторые выходй которых соединены соответственно с первым и вторым вхоЗО дами первого и второго вычислительных

849219

d0 устройств, а входы-выходы первого и второго вычислительных устройств соединены соответственно с первым и вторым выходом-входом блока организации доступа, третий вход-выход которого является входом-выходом системы, введены два формирователя

5 адреса, блок анализа и коммутатор, первый выход которого соединен с первым входом первого формирователя адреса, а второй выход коммутатора подключен к входу блока организации доступа и первому входу второго формирователя адреса, первые и вторые выходы формирователей адреса подключены соответственно к первым и вторым входам соответствующих блоков памяти микропрограм, третьи и четвертые выходы которых соединены соответственно с вторыми и третьими входами соответствующих формирователей адреса, входы-выходы которых 20 подключены соответственно к первому и второму выходам-входам блока организации доступа, первые выходы вычислительных устройств соединены с четвертыми входами соответствующих 25 формирователей адреса, пятые входы которых соединены с первым выходом блока анализа, второй и третий выходы которого соединены соответственно с первым и вторым входами комму- З0 татора и подключены к шестым входам соответственно первого и второго формирователей адреса, седьмые входы которых подключены к вторым выходам соответственно второго и первого вычислительных устройств, третьи выходы которых подключены соответственно к первому и второму входу блока анализа и соединены с восьмыми входами соответственно первого и второго формирователей адреса, а первый 40 и второй входы-выходы подключены соответственно к первому и второму выходу-входу блока организации доступа.

Кроме того, формирователь адреса 45 содержит регистр кода операции, вычислительный узел, регистр прерываний и элемент ИЛИ, выход которого подключен к первому входу вычислительного узла, второй и третий входы 50 которого являются соответственно вторым и третьим входами формирователя, а первый и второй выходы вычислительного узла являются соответственно первым и вторым выхоцом формирователя адреса, входом-выходом которого является вход-выход регистра кода операции, вход которого является четвертым входом формирователя адреса, первый, второй, третий, четвертый и пятый входы регистра прерываний являются соответственно первым, пятым, шестым, седьмым и восьмым входами формирователя адреса, второй вход-выход регистра кода операции подключен к выходу-входу 65 вычислительного узла и выходу-входу регистра прерываний, первый и второй выходЬ которого подключены соответственно к первому и второму входам элемента ИЛИ.

При этом блок анализа содержит три триггера, три узла сравнения, счетчик и группу элементов И-НЕ, первый и второй выходы которых соединены с входами соответственно первого и второго триггеров, выходы которых являются соответственно вторым и третьим выходами блока анализа, выходы первого и второго узлов сравнения и счетчика соедийены соответственно с первыми, вторыми и третьими входами элементЬв,- .И-HE группы, выход счетчика соединен с первым входом третьего триггера, выход которого. соединен с входом счетчика и является первым выходом блока, второй вход третьего триггера подключен к выходу третьего узла сравнения, первый и второй входы которого являются соответственно первым и вторым входами блока, входвыход первого узла сравнения и первый вход-выход третьего узла сравнения являются первым выходом-входом блока анализа, а вход-выход второго узла сравнения и второй вход-выход третьего узла сравнения являются вторым входом-выходом блока.

Кроме того, блок организации доступа содержит три элемента И, два элемента И-HE триггер и коммутатор, первый и второй вход-выход которого являются соответственно первым и вторым входами-выходами блока, а третий вход-выход коммутатора является третьим входом-выходом блока, выход первого элемента И-НЕ подключен к первому входу второго элемента

И-НЕ, выход которого подключен к первому входу триггера и первому входу первого элемента И, выход которого соединен с вторым входом триггера, первый выход которого подключен к входу коммутатора и первому входу второго элемента И, вторые входы первого и второго элементов

И, первый вход первого элемента И-HE и выход второго элемента И соединены с первым входом-выходом коммутатора, второй выход триггера подключен к первому входу третьего элемента И, а вторые входы третьего элемента И и второго элемента И-НЕ и выход третьего элемента И соединены с вторым входом-выходом коммутатора, а второй вход первого элемента И-НЕ является входом блока.

На фиг.1 приведена структурная схема предлагаемой системы; на фиг.2 — схема формирователя адреса; на фиг.З = схема блока анализа; на фиг.4 — схема блока доступа.

Система содержит два вычислительных устройства 1, соответствующие

849219 им два блока 2 памяти микропрограмм, у каждого из которых есть свой формирователь 3 адреса. В системе есть блок 4 доступа, блок 5 анализа и триггер 6.

Формирователь адреса (фиг.2) содержит регистр 7 кода операции, вычислительный узел 8, регистр 9 прерываний и элемент 10 ИЛИ.

Блок анализа (фиг.3) содержит первый и второй 11 и третий 12 узлы сравнения, счетчик 13, группу элементов 14. И-HE и первый 15, второй

16 и третий 17 триггеры.

Блок организации доступа в общую магистраль (фиг.4) содержит элементы

18-20 И, два элемента 21 и 22 И-НЕ, триггер 23 и коммутатор 24.

Система работает следующим образом.

После включения питания триггер

6 устанавливается в одно из двух сос- 20 тояний. На вход одного формирователя, например первого, при этом поступает единичный сигнал, на вход второго нулевой. Эти сигналы дополняют код операции, поступающий из магистрали. на информационный вход регистра 7 формирователя. Все поле операций, закодированных в блоке 2, соответствует операциям обработки и передачи данных. При добавлении единицы к коду операции соответствующее устройство 1 выполняет обе группы операций, при нулевом значении дополнительного разряда — только операции обработки.

При поступлении на вход формирователей адреса кода операции обработки формирователи готовят адреса для блоков 2,обеспечивая выборку микрокоманд в соответствии .с кодом операций, адресами следующих микрокоманд, поступающих из блоков 2 на 40 адресные входы, и признаком, который формирует устройство 1 в процессе выполнения операций на первом входе регистра 9 прерывания формирователя.

Оба устройства 1 при этом перерабаты- 45 вают данные синхронно, и вся информация, выдаваемая устройствами 1 на магистрали, сравнивается на совпадение третьим узлом 12 сравнения блока анализа.

При возникновении отказа расхождение информации в магистрали приводит к срабатыванию третьего узла сравнения, сигнал которого переключает триггер 17. Сигнал с выхода этого триггера запускает счетчик 13 контрольного интервала времени и одновременно поступает на вторые входы регистров 9 прерываний обоих. формирователей. Узел 8 по сигналу прерывания, закончив очередную опе- 40 рацию, не принимает код новой операции, а формирует адреса, в которых закодировано управление тестовой .операцией проверки системы.Результат тестовой операции посылается 65 каждым устройством 1 через соответствующую магистраль на первый и второй узлы сравнения блока анализа, на вторых входах которых конструктивно, например подключением к шинам источника питания каждого разряда, задан эталонный код. Сигнал со счетчика 13 сбрасывает триггер 17 и разрешает запуск триггеров 15 или 16 через элемент И-HE. Триггеры 16 и 15 фиксируют неисправности соответственно первой и второй группы блоков 13. Группа элементов 14 И-НЕ реализует следующие функции запуска первого и . второго триггеров: Н, = CC лС1,СС; H =CC,л С1ЬСС, где Н„и сигналы запуска первого и второго триггеров, соответственно; CC u

СС вЂ” сигналы на выходе первого и второго узла сравнения, соответственно; СЧ вЂ” сигнал на выходе счетчика.

Сигналы неисправности с выхода триггеров 15 и 16 поступают на входы соответствующих формирователей и независимо от состояния триггера 6 переводят формирователь 3 адреса исправной группы блоков в режим обработки и разворачивания операции обработки данных и операций обмена.

В том случае, когда при исправной работе системы в последовательности кодов операции, поступающих на формирователи 3 поступает код операции обмена, работа формирователей разветвляется ° Тот формирователь, например первый, у которого на вход поступает единичный сигнал, формирует адрес начальной микрокоманды соответствующей операции обмена и. разворачивает выборку последующих микрокоманд этой операции из блоков

2. Соответствующее устройство 1 выполняет команду обмена, например выдачу массива информации. B течение всего выполнения операции обмена на первом дополнительном выходе этого устройства 1 устанавливается сигнал наличия обмена, который поступает на регистр прерывания другого формирователя.

При поступлении очередного кода операции, когда предыдущая операция обмена не закончена (стоит сигнал наличия обмена), второй формирова-. тель не пропускает эту операцию, а останавливается на повторении вызова командного слова (в данном случае кода обмена) до того момента, пока сигнал наличия обмена не снимается, и на выходе устройства 1, занятого обменом, не установится сигнал конца обмена. Если очерадная операция является операцией обмена, первый формирователь начинает разворачивать эту операцию, а второй формирователь формирует переход к выбору очередного кода операции. Если к моменту окончания предыдущего обмена на очереди нет очередной операции обме849219

40 бО

Формула изобретения

1. Система обработки данных, содержащая два вычислительных устройства, два блока памяти микропрогна, па сигналу конца обмена перед началам развертывания очередной операции оба формирователя переходят на операцию восстановления внутренней памяти первого устройства 1 пересылкой данных из второго устройства 1 в первое через общую магистраль.

После окончания этой .операции принимается код очередной операции обработки данных, которую обе группы блоков 1-3 реализуют синхронно с контролем совпадения информации бло- 10 ком анализа. Для блокировки блока анализа.на время выполнения обмена . одним из устройств 1 используется сигнал. наличияобмена, поступающий с выхода каждого формирователя на соответствующий управлякций вход блока анализа. Доступом в общую магистраль управляет блок 4 доступа.

Приоритет одного из магистральных входов определяется сигналом на вы- 20 ходе триггера б. При обнаружении отказа сигналом неисправности, поступающим на единичный или нулевой вход, триггер б устанавливается в состояние, соответствующее приоритету ис- 25 правной группы блоков. В блоке 4 доступа коммутатором 24, переключающим магистрали, управляет триггер 23.

Первый 18 и второй 19 элементы И формируют сигнал разрешения доступа соответственно из первой и второй магистрали. Первый элемент 21 И-НЕ формирует сигнал запрета доступа одной из магистралей при наличии запроса из второй. Этим элементом управляет входной сигнал, приходящий в блок 4 с триггера б. Второй элемент 22 И-НЕ и третий элемент 20 И устанавливают триггер 23, управляющий коммутатором, соответствейно в нулевое и единичное значение.

Изобретение позволяет обнаружить возникшие неисправности и повысить производительность системы за счет параллельного выполнения операций обработки данных и обмена. 45

При обнаружении и локализации с помощью тестов неисправности работоспособность системы сохраняется за счет снижения производительности, так как одно вычислительное устройство реализует и операции обмена и ведет обработку данных. Такая организация системы позволяет максимально полно испольэовать имеющееся оборудование для увеличения производительности и надежности, что особенно важно для систем, к которым предьявляются жесткие требования по массе и габаритам аппаратуры. рамм, первые и вторые выходы которых соединены соответственно с первым и вторым входами первого и втораго,вычислительных устройств, а входы-выход;= первого и второго вычислительных устройств соединены соответственно с первым и вторым выходом-входом блока органиэации доступа, третий вход-.выход которого является входомвыходом системы, о т л и ч а ю щ а— я с я тем, что, с целью увеличения производительности и надежности, в нее введены два формирователя адреса, блок анализа и коммутатор, первый выход которого соединен с первым входом первого формирователя адреса, а второй выход коммутатора подключен к входу блока организации доступа и первому входу второго формирователя адреса, первые и, вторые выходы формирователей адреса подключены соответственно к первым и вторым входам соответствующих блоков памяти микропрограмм, третьи и четвертые вы.ходы которых соединены соответственно с вторыми и третьими входами соо тветствующих формирователей адреса, входы-выходы которых подключены соответственно к первому и второму выходам-входам блока организации доступа, первые выходы вычислительных устройств соединены с четвертыми входами соответствующих формирователей адреса, пятые входы которых соединены с первым выходом блока анализа, второй и третий выходы которого соединены соответственно с первым и вторым входами коммутатора и подключены к шестым входам соответственно первого и второго формирователей адреса, седьмые входы которых подключены к вторым выходам соответственно второго и первого вычислительных устройств, третьи выходы которых подключены соответственно к первому и второму входу блока анализа и соединены с восьмыми входами соответственно первого и второго формирователей адреса, а первый и второй входы-выходы подключены соответственно к первому и второму выходу-входу блока организации доступа.

2. Система по п.1, о т л и ч а— ю щ а я с я тем, что формирователь адреса содержит регистр кода опе- . рации, вычислительный узел, регистр прерываний и элемент ИЛИ, выход которого подключен к первому входу вычислительного узла, второй и третий входы которого являются соответственно вторым и третьим входами формирователя,. а первый и второй выходы вычислительного узла являются соответственно первым и вторым выходом формирователя адреса, входом-выходом которого является входвыход регистра кода операции, вход которого является четвертым входом

849219

10 формирователя адреса, первый, второй и третий, четвертый и пятый входы регистра прерываний являются соответственно первым, пятым, шестым, седьмым и восьмым входами формирователя адреса, второй вход.-выход регистра кода операции подключен к выходувходу вычислительного узла и выходу входу регистра прерываний, первый и второй выходы которого подключены соответственно к первому и второму входам элемента ИЛИ.

3. Система по п.1, о т л и ч а— ю щ а я с я тем, что блок анализа содержит три триггера, три узла сравнения, счетчик и группу элементов И-HE ïåðâûé и второй выходы 15 которых соединены с входами соответственно первого и второго триггеров, выходы которых являются соответственно вторым и третьим выхо: дами блока анализа, выходы первого gp и второго узлов сравнения и счетчика соединены соответственно С первыми, вторыми и третьими входами элементов И-НЕ группы, выход счетчика соединен с первым входом третьего триггера, выход которого соединен с входом счетчика и является первым выходом блока, второй вход третьего триггера подключен к выходу третьего узла сравнения, первый и второй входы которого являются соответственно первым и вторым входами блока, вход-выход первого узла сравнения и первый вход-выход

3 третьего узла сравнения являются первым .выходом-входом блока анализа, а вход-выход второго узла сравнения и второй вход-выход третьего узла сравнения являются вторым входомвыходом блока.

4. Система по п.1, о т л и ч а— ю щ а я с я тем, что блок организации доступа содержит три элемента

И, два элемента И-HE триггер и коммутатор, первый и второй входвыход которого являются соответственно первым и вторым входами-выходами блока, а третий вход-выход коммутатора является третьим входомвыходом блока, выход первого элемента И-HE подключен к первому входу второго элемента И-НЕ, выход которого подключен к первому входу триггера и первому входу первого элемента И, выход которого соединен с вторым входом триггера, первый выход которого подключен к входу коммутатора и первому входу второго элемента И, вторые входы первого и второго элементов И, первый вход первого элемента И-ЙЕ и выход второго элемента И соединены с первым входом-выходом коммутатора, второй выход триггера подключен к первому входу третьего элемента И, а вторые входы третьего элемента И и второго элемента И-НЕ и выход третьего элемента И соединены с вторым входомвыходом коммутатора, а второй вход первого элемента И-НЕ является входом блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 475145, кл. G 06 F 15/46, 1973.

2. Патент США Р 3806887, кл. G F 11/00, 1974. .3. Патент Великобритании

Р .1466483,кл. С 06 Г 11/00, 1977 (прототип).

849219 фиг. 3 фиг.4

Составитель A.Áàðàíoâ

Редактор Г.Кацалап Техред М,Голинка

Корректор Л.Иван

Филиал ППП Патент, г.ужгород, ул.Проектная, 4

Закаэ 6095/64 Тираж 745 Подпионое

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5