Векторный процессор

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ н>849228 (61) Дополнительное к авт. свид-ву

Р1 М К 3 (22) Заявлено 12,10.79 (23) 2832743/18-24

G 06 F 15/347 с присоединением заявки ¹

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 2307,81, Бюллетень Мо 27 (53) УДК 681 3 (088.8) Дата опубликования описаНия 230781

3.С.Кузин, A.Е.Сазонов, Г.A.Kóõàðåâ, Л.П . Дюкова.„ и Л.Л.Новак (72) Авторы изобретения (71) Заявитель (54) ВЕКТОРНЫЙ ПРОЦЕССОР

Изобретение относится к цифровой вычислительной технике и может ис- пользоваться B высокопроизводительных вычислительных системах.

Известно вычислительное устройство последовательного действия, содержащее три арифметических устройства последовательного действия с общим устройством управления. Арифме- 10 тические устройства содержат последовательные регистры сдвига и последовательные сумматоры, причем в двух арифметических устройствах линейных координат вектора имеется по два последовательно включенных сумматора flj. 5

Недостатком этого устройства является низкая производительность обработки информации.

Наиболее близким к изобретению по технической сущности является мультипроцессорное вычислительное устройство с параллельной обработкой информации, которое содержит три процессора параллельного действия и способно аппаратурным способом выполнять векторные операции вычисления полярных .и прямоугольных координат вектора.

Два процессора являются процессорами обработки линейных координат вектора, а третий является процессором обработки угловой координаты вектора, причем каждый из них имеет последовательно соединенные прием ный регистр, параллельный сдвигатель, блок прямой/инверсной выдачи сумматор, выходной регистр, буферный регистр выход которого подключен

) на второй вход сумматора. Кроме того, буферные и приемные регистры соединены с первым выходом распределителя тактовых импульсов, а выходные регистры - с вторым выходом распределителя, третий выход которого соединен с первыми входами триггера двойных итераций и счетчика итераций, выход которого соединен с блоками формирования сигналов сдвига и формирования адреса, выходы которых подключены соответственно к второму входу параллельного сдвигателя и блоку постоянной памяти, вторые выходы выходных регистров соединены с первым входом блока формирования знака операции, вызсод которого соединен с вторыми входами блоков пряМой/инверсной выдачи, второй вход триггера двойных итераций соединен с первым выходом блока операций, который сое" динен взаимнообратной связью с рас849228 пределителем тактовых импульсов. Первый выход триггера двойных итераций соединен с вторыми входами счетчика итераций и блока формирования адреса, а второй выход триггера соединен с вторыми. входами блоков формирования сигналов сдвига и знака операций. Второй, третий и четвертый выходы блока операций соединены соответственно с третьими входами счет.чика итераций, блоков формирования сигналов сдвига и адреса и блока фор. мирования знака операции1 ), Недостатком известного устройства является его ограниченные функциональные возможности,так как оно не позволяет вычислить анпаратурным спо. собом обратные тригоном трические фун кции arcsin u arccos.

Цель изобретения — повышение производительности и расширение класса решаемых задач.

Поставленная цель достигается тем, что в процессор, содержащий блок постоянной памяти,. блок синхронизации, счетчик итераций, триггер двойных итераций, блок формирования сигналов сдвига, блок формирования адреса, блок формирования знака операции, два блока обработки линейной координаты, блок обработки угловой координаты, причем каждый блок обработки линейных координат содержит приемный регистр, выходной регистр, буферный регистр, сумматорвычитатель, коммутатор сдвига, а блок обработки угловой координаты содержит приемный регистр, выходной регистр, буферный регистр, сумматОрвычитатель, первый выход блока синхронизации соединен с первым входом счетчика итераций и входом триггера двойных итераций, второй выход блока синхронизации соединен с первым входом блока формирования знака операции, первыми входами приемных регистров и буферных регистров, третий выход блока синхронизации подключен к второму входу блока формирования знака операции и первым входам выходных регистров, четвертый выход блока синхронизации подключен к первым входам блока формирования сигналов сдвига и блока формирования адреса, пятый выход блока синхронизации соединен с третьим входом блока формирования знака операции, четвертый, пятый, шестой и седьмой входы которого подключены соответственно к выходу приемного регистра блока .обработки угловой координаты, первым,выходам выходных регистров блока обработки угловой координаты, первого и второго блоков обработки линейной координаты, первый выход триггера двойных итераций подключен к вторым входам счетчика итераций и блока формирования адресЬ, выход которого соединен с входом блока по55

На чертеже приведена структурная схема векторного процессора.

Устройство содержит блоки 1> и

1 обработки линейных координат вектора, блок 2 обработки угловой координаты вектора, блок 3 постоянной памяти, устройство 4 управления, включающее блок 5 синхронизации, счетчик б итераций, триггер 7 двойных итераций, блок 8 формирования сигналов сдвига, блок 9 формирования адреса и блок 10 формирования знака операции. стоянной памяти, второй выход триггера двойных итераций соединен с восьмым входом блока формирования знака операции и вторым входом блока формирования сигналов сдвига, выход счетчика итераций соединен с третьими входами блока формирования адреса и блока формирования сигналов сдвига, выход которого соединен с первыми входами коммутаТоров сдвига первого и второго блоков обработки линейных координат, выход блока .формирования знака операции соединен с первыми входами сумматороввычитателей, в каждом из блоков обработки линейных координат выход

15 коммутатора сдвига соединен с вторым входом сумматора-вычитателя, третий вход которого подключен к выходу буферного регистра, выход сумматора-вычитателя соединен с

Щ вторым входом выходного регистра, второй вход коммутатора сдвига под-. ключен к выходу приемного регистра, второй выход выходного регистра каждого бЛока обработки линейной координаты соединен с вторыми входами буферного регистра своего и приемного регистра другого блока обработки линейной координаты, в блоке обработки угловой координаты выход сумматора-вычитателя соединен с вторым входом выходного регистра, второй выход которого соединен с вторым входом буферного регистра, выход которого соединен с третьим входом сумматора-вычитателя, в блок обработки угловой координаты дополнительно введен коммутатор сдвига, выход которого соединен с входом сумматора-вычитателя блока, первый и второй входы коммутатора сдвига подключены

40 соответственно с выходом блока формирования сигналов сдвига и блока постоянной памяти, третьи входы коммутаторов сдвига блоков обработки линейной координаты и блока об45 работки угловой координаты подключены соответственно к выходам буферных регистров этих блоков, а выход приемного регистра блока обработки уг- . ловой координаты Соединен, кроме того, с четвертым. входом коммутатора сдвига и третьим входом буферного регистра этого блока.

849228

) +1 при у 2

1 -1 при у. Z.

1(/ i (а для функции arccos

d0

Блоки 1„, 1 и 2 содержат соответственно выходные регистры 11 -llз, 1 сумматоры 12„ -12, буферные регистры 13, -13, коммутаторы 14„ -14 сдвига и приемные регистры 15, -15

Элементарные функции arcsin u

arccos можно вычислить аппаратурным способом, используя численный метод цифра за цифрой". В основу этого метода положен итерационный вычислительный процесс с фиксированным количеством итераций и, которые производятся над вектором, заданным координатами (х,y) . Вектор вращается в декартовой системе координат на заранее предрассчитанную последовательность углов, которые определяются выражением .

-(j й)

Q, =arctg 2 ; i=2,п, где 1 — номер очередной итерации; n — количество разрядов в числе.

Эти константы хранятся в блоке 3 постоянной памяти.

При вычислении функции arcsin Z/х первоначальный вектор располагают по оси абсцисс и вращают его в таком направлении,что Y стремится к 2.При вычислении функции arccos. Z/x перво начальный вектор располагают по оси ординат и вращают его в таком направлении, что Х стремится к Z.

С целью сходимости метода"цифра за цифрой каждую итерацию необходимо повторять дважды, поэтому в составе устройства имеется триггер 7 двойных итераций.

Вычислительная процедура для функций arcsin u arccos описывается формулами

- ((- ) -(- з)

Z =Z +Z 2 ((-((Для функции a csin (+1 при х;, (Z ( -1 при х. 2;, От значения Е; зависит направление вращения вектора и, как следствие, знак выполняемой операции в приведенных формулах.

В приведенной сводке формул вычислительная процедура представлена таким образом,что знак Е; операции на две итерации одного номера определяется один раз °

На первом этапе вычисляют

Е; =Sign (у„-Z„„); х . =х — х 2 <, >; (-( у =yZ =Z +Z. 2

1 1-< 1-(В первом блоке 1 вычисляют Х, во втором блоке У, а в блоке 2 — Z. и й,„. . Знак Е; операции определяется блоком 10, который может быть выполнен по схеме сумматора или сравнивающего устройства.

Перед выполнением i-й итерации х„, находится в регистре ll, у „— в регистре ll« a Z„„-в регистре 15З .

Триггер 7 двойных итераций устанавливается распределителем 5 в одно из устойчивых состояний, а в счетчике б итераций записывается число

i-2, которое блоком 8 расшифровывается и поступает на сдвигатели 14.

Первым тактовым импульсом t содержимое выходных регистров 11, и

11 переписывается в буферные регистры 13, и 13, а содержимое регистра

15 в регистр 13> . Учитывая, что выход буферных регистров 13 подключен на входы сумматора и сдвигателя, происходит сложение (вычитание) соот20 ветствующих одноименных операндов, один иэ которых сдвинут вправо на

2 (i -2) разрядов.

Результат..выполненной операции вторым тактовым импульсом t эапи25 сывается в соответствующий регистр, л ( т.е. х„ — в регистр 11„, у; в регистр 11, à Z, — в регистр 15> .

На втором этапе вычисляются (-(i Ы хл =х; -E„ Y„, . 2 (; >) у

30 у; =у +E; х;(2

Для реализации этих формул необходимы значения х, и y. . Они на первом этапе первым тактовым импуль-.

35 сом й„ переписываются перекрестно в противоположные приемные регистры, т.е. х;, из регистра 11„ в регистр

15, а у. „ из регистра 11 в регистр

15„ . С учетом произведенной подготовки второй этап также выполняется двумя тактовыми импульсами следующим образом.

Первым тактовым импульсом <,х„и переписываются из регистров 11„

1 и 112 соответственно в регистры 131

45 и 13> а < ; из регистра 11 в регистр 13> . Вторые операнды формул поступают на сумматор через сдвигатель 14 соответственно из регистров

15„ и 151 и блока 3.

50 Вторым тактовым импульсом результат сумматоров 12 записывается соответственно в выходные регистры

1 l 11.

Перед выполнением второго этапа счетчик б итераций и тРиггеР I YcTa навливаются в.соответствующее положение, выдавая управляющие сигналы блокам 8, 10 и 9.

После исполнен; я рассмотренных двойных итераций в ответе получают в регистре 11 значение функции

arcsin Z/õ; в регистре 11„ — .значение косинуса угла; в регистре 11 значение синуса угла.

Функция arccos вычисляется аналогичным образом, в целях экономии обо849228!

Формула изобретения

30 рации, первыми входами приемных регистров и буферных регистров, третий выход блока синхронизации подключен к второму входу блока формирования знака операции и первым входам выходных регистров, четвертый выход блока синхронизации подключен к первым входам блока форми- 4$ рования сигналов сдвига и блока формирования адреса, пятый выход блока синхронизацйи соединен с третьим входом блока формирования знака операции, четвертый, пятый, шестой и gp седьмой входы которого подключены соответственно к выходу приемного регистра блока обработки угловой координаты, первым выходам выходных регистров блока обработки угловой координаты, первого и второго блоков обработки линейной координаты, первый выход триггера двойных итераций подключен к вторым входам счетчика итераций и блока формирования рудования исходную координату вектора X целесообразно записать в регистр

11,, а „ — в регистр-11„ . При таком расположении исходных данных экономится дополнительная связь регистра

11„ с блоком 10.

Таким образом,. предлагаемый процессор обладает расширенными функциональными возможностями, позволяет сэкономить оборудование и повысить производительность обработки информации, так как за время двух команд умножения вычисляются одновременно функции .arcsin(arccos), sin u cos.

Векторный процессор, содержащий блок постоянной памяти, блок синхронизации, счетчик итераций, триггер двойных итераций, блок формирования сигналов сдвига, блок формирования адреса, блок, формирования знака операции, два. блока обработки . линейной координаты, блок обработки угловой координаты, причем каждый блок обработки линейных координат содержит приемный регистр, выходной регистр, буферный регистр, сумматор-вычитатель, коммутатор сдвига, а блок обработки угловой координаты содержит приемный регистр, выходной регистр„ буферный регистр, сумматор-вычитатель, первый выход блока синхронизации соединен с первым входом счетчика итераций и входом триггера двойных итераций, второй выход блока синхронизации соединен с первым входом блока формирования знака опеадреса, выход которого соединен с входом блока постоянной памяти, второй выход трцггера двойных итераций соединен с восьмым входом блока формирования знака операции и вторым входом блока формйрования сигналов сдвига, выход счетчика итераций соединен с третьими входами. блока формирования адреса и блока формирования сигналов сдвига, вы3сод которого соединен с первыми входами коммутаторов сдвига первого и второго блоков .обработки линейных координат, выход блока формирования знака операции соединен с первыми входами сумматоров-вычитателей, в каждом из блоков

5 обработки линейных координат выход коммутатора сдвига соединен с вторым входом сумматора-вычитателя, третий вход которого подключен к выходу буферного регистра, выход сумматоравычитателя соединен с вторым входом выходного регистра,.второй вход коммутатора сдвига подключен к выходу приемного регистра, второй выход выходного регистра каждого блока обработки линейной координаты соединен с вторыми входами буферного регистра своего и приемного регистра другого блока обработки линейной координаты, в блоке обработки угловой координаты выход сумматора-вычитателя соединен с вторым входом выходного регистра, второй выход которого соединен с вторым входом буферного регистра, выход которого соединен с третьим входом сумматора-вычитателя, о т л И ч а ю— шийся тем, что, с целью повышения производительности и расширения класса оешаемых задач, в блок обработки угловой координаты введен коммутатор сдвига, выход которого соединен с входом сумматора-вычитателя блока, первый и второй входы коммутатора сдвига подключены соответственно к выходам блока формирования сигналов сдвига и блока постоянной памяти, третьи входы коммутаторов сдвига блоков обработки линейнОй координаты и блока обработки угловой координаты подключены соответственно к выходам буферных регистров этих блоков, а выход приемного регистра блока обработки угловой координаты соединен, кроме того, с четвертым входом коммутатора сдвига и третьим входом буферного регистра этого блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ф 445042, кл. G 06 F 7/38, 1975.

2. Авторское свидетельство СССР

9 492880г кл. G Об F 15/34, 1975 (прототип).

94э228 "оставитель В,Аедоницкий

Редактор Г.Кацалап Техред М.Голинка Корректор В.Бутяга

Заказ 6095/64 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, -Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, г.ужгород, ул.Проектная, 4

Векторный процессор Векторный процессор Векторный процессор Векторный процессор Векторный процессор 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано для определения состава и веса критических путей в орграфе без петель

Векторный процессор

Наверх