Устройство для управления очеред-ностью обслуживания запросов

 

Союз Советских

Социалистических

Ресиублнн

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополмительное к авт. свид-ву (22) Заявлено 25. 12. 79 (2! ) 2857487/18-24 (51) M. ф .1,,, ӻ—

C с присоединением заявки Мо (23) Приоритет

G F 9/46

ГосударственныЯ комитет

СССР но делам изобретений н открытий

Опубликовано 303<81. Бюллетень М 28

Дата опубликования описания 30. 07. 81 (53) УДК 681. 325 (088.8)

3

В.И. Янковский и В.С. Любинский (72) Авторы изобретения

I

>

1 (71) За яв ител ь (54 ) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОЧЕРЕДНОСТЬЮ

ОБСЛУЖИВАНИЯ ЗАПРОСОВ

ИЗобретение относится к вычислительной технике и может быть использовано в вычислительных системах коллективного. использования.

Известно многоканальное устройство для управления очередностью обращения к общему потребителю, содержащее регистр, триггер, элементы ИЛИ, генератор импульсов ).1 .

Недостаток такого устройства заключается в низкой производительности.

Наиболее близким по технической сущности и достигаемому результату к предлагаемому является устройство переменного приоритета, содержащее регистр, группу элементов И, коммутатор, блок управления, блок памяти 2 .

Однако это устройство обладает низкой пропускной способностью.

Цель изобретения — повышение производительности.

Поставленная цель достигается тем, что в устройство для управления очередностью обслуживания запросов, содержащее регистр, группу элементов И, распределитель управляющих сигналов, коммутатор, блок памяти, причем группа информационных входов. регистра является группой информационных входов устройства, разрядные выходы регистра соединены с первыми входами соответствующих элементов И группы, группа выходов блока памяти соединена с первой группой входов коммутатора, первый выход распределителя управляющих сигналов соединен с входом коммутатбра, 10 второй выход распределителя управляющих сигналов соединен с входом блока памяти, введены генератор импульсов, шифратор, ;,ешифратор,два элемента ИЛИ, счетчик, блок раздеГ5 ления сигналов, причем второй вход каждого элемента И группы соединен с соответствующим выходом генератора импульсов, третий вход каждого элемента И группы соединен с третьим выходом распределителя управляющих сигналов,,выходы элементов И группы соединены с группой входов шифратора, группа выходов шифратора соединена со второй группой

25 входов коммутатора, первая группа выходов коммутатора соединена с груп;той входов дешифратора, вторая группа выходов коммутатора соединена с группой входов блока памяти, 30 группа выходов элементов И группы

851409 соединена с группой управляющих входов регистра и со входами первого элемента ИЛК, выход которого соединен с первым входом коммутатора, с суммирующим входом счетчика и с первым входом блока разделения сигналов, группа входов второго элемента ИЛИ является группой управляющих входов устройства, выход второго элемента ИЛИ соединен со вторым входом блока разделения сигналов, выход блока разделения сигналов соединен со вторым входом распределителя управляющих сигналов и с вычитающим входом счетчика, управляющий вход устройства соединен с управляющим входом счетчика н с третьим входом распределителя управляющих сигналов, выход счетчика соединен с четвертым входом распределителя управляющих сигналов, группа выходов дешифратора является группой информационных входов устройства.

Поставленная цель достигается также тем, что блок разделения сигналов содержит два элемента К, элемент

ИЛИ, элемент задержки, причем первый вкод первого элемента И блока соединен с первым входом блока и с первым входом второго элемента И блока, вторые входы первого и второго элементов И блока соединены со вторым входом блока, выход второго элемента

И блока соединен через элемент задержки блока с первым входом элемента ИЛИ блока, второй вход элемента ИЛИ блока соединен с выходом.первого элемента И блока, выход элемента ИЛИ блока соединен с выходом блока.

На фиг. 1 приведена структурная схема устройства, на фиг. 2 структурная схема блока разделения. сигналов.

Предлагаемое устройство содержит регистр 1, группу элементов И 2 -2„, первый вход 3 блока 10 разделения сигналов, шифратор 4, коммутатор 5, блок б памяти, дешифратор 7, распре-, делитель 8 управляющих сигналов, счетчик 9, блок 10 разделения сигналов, элементы ИЛИ 11 и 12, генератор 13 импульсов, группу информационных входов 14 устройства, группу управляющих входов 15 устройства, управляющий вход 16 устройства, группу информационных выходов 17 устрбйства, третий вход 18, четвертый вход 19, второй вход 20, первый вход» 21, первый выход 22, второй выход 23, третий выход 24, первая группа входов 25 коммутатора, вторая группа входов 26 коммутатора, вторая группа выходов 27 коммутатора, первая группа выходов 28 коммутатора, элементы И 29 и 30, элемент ИЛИ 31, элемент 32 зад Ямкин.

Устройство работает следующим образом. а

С приходом запроса на один из входов группы входов 14 производится запоминание его в регистре 1. Соответствующий выход этого регистра подготавливает к работе соответствующиИ элемент группы И 2, -2„, на другой

5 вход которого поступает сдвинутый по времени опрашивающий импульс с генератора 13. На третий вход выбранного элемента И 2 поступает разрешающий потенциал с выхода 22.

10 Сигнал с выхода элемента И 2 поступает на вход шифратора 4, а также на сброс соответствующего 4эазряда в ,регистре 1 и через элемент ИЛИ 12 на суммирующий вход счетчика 9 и вход

$5 21. По этому сигналу распределитель 8 снимет разрешающий потенциал с третьих входов элементов И 2 -2 и ф It выдает соответствующие управляющие сигналы. щ Если очередь пуста (на входе 19 имеется сигнал от реверсивного счетчика 9), то с выхода 23 на коммутатор 5 выдается соответствующий управляющий сигнал, по которому тот коммутирует свою группу входов

25 с группой выходов 28, и код номера абонента с выходов шифратора 4 поступает на входы дешифратора 7 без записи его в буферное запоминающее устройство, если очередь не

30 пуста, то распределитель 8 выдает по своим 23 и 24 выходам соответствующие управляющие сигналы,по которым коммутатор 5 коммутирует свою группу входов 25 с группой вы3S ходов 27, и код номера абонента с выходов шифратора 4 записывается в блок 6.

Через время t>, которое равно времени записи кода номера абонента © a блок б, на выходе 22 появляется разрешающий потенциал, поступающий на третьи входы элементов И 2 -2 .

С приходом сигнала об освобождении обслуживающего устройства на группу входов 15 этот сигнал через элемент ИЛИ 11 и блок 10 разделения сигналов поступает на вычитающий вход реверсивного счетчика 9 и вход 20. По этому сигналу распределитель 8 выдает по своим 23 и 24 выSO ходам соответствующие управляющие сигналы йа коммутатор 5 и блок 6.

В блоке б выбирается ячейка, и tts нее считывается код номера абонента, дольше всех находившегося в очереди, 5$ а коммутатор 5 коммутирует свою группу входов с группой -выходов 28, и код номера абонента поступает из блока б на дешифратор 7.В случае одновременного поступления на группу входов

14 запросов от двух и более абонентов проход их на шифратор 4 осуществляется последовательно из-за опроса элементов И 2„ -2„ сдвинутыми импульсами с генератора 13 импульсов опроса.

При одновременном появлении сигнала 851409 о поступлении запроса на выходе элемента ИЛИ 12 и сигнала об освобождении обслуживающего устройства на выходе элемента ИЛИ 11 блок 10 разделения сигналов обеспечивает преимущественное прохождение сигнала о поступлении запроса за счет того, 5 что сигнал об освобождении обслужи)вающего устройства s этом случае задерживается в блоке 10 разделения сигналов и появляется на его выходе через время t,êoòoðoå равно времени 10 записи кода номера абонента в буферное запоминающее устройство 6.

Предлагаемое устройство позволяет упростить устройство за счет отсутствия в нем блоков разрешения кон-. 1$ фликтных ситуаций.

Формула изобретения

20 .1. Устройс во для управления очередностью обслуживания запросов, содержащее регистр, группу элементов И, распределитель управляющих сигналов, коммутатор, блок памяти, причем груп- 5 па информационных входов регистра является группой информационных входов устройства, разрядные выходы регистра соединены с первыми входами соответствующих элементов И группы, группа выходов блока памяти соединена с первой группой входов коммутатора, первый выход распределителя управляющих сигналов соединен со входом коммутатора, второй выход распределителя управляющих сигналов соединен со входом блока памяти, о т л ич а ю щ е е с я тем, что, с целью повышения производительности, устройство содержит генератор. импульсов, шифратор, дешифратор, два элемента 4Q

ИЛИ, счетчик, блок разделения сигналов, причем второй вход каждого элемента И группы соединен с соответствующим выходом генератора импульсов, третий вход каждого элемента И группы соединен с третьим выходом распредЕлителя управляющих сигналов, выходы элементов И группы соединены с группой входов шифратора, . группа выходов шифратора соединена со второй группой входов коммутатора, первая группа выходов коммутатора соединена с группой входов дешифратора, вторая группа выходов коммутатора соединена с группой входов блока памяти, группа выходов элементов И группы соединена с группой управляющих входов регистра и со входами первого элемента ИЛИ, выход первого элемента ИЛИ соединен с первым входом коммутатора, с суычирующим входом счетчика и с первым входом блока разделения сигналов, группа входов второго элемента

ИЛИ является группой управляющих входов устройства, выход второго элемента ИЛИ соединен со вторым входом блока разделения сигналов, выход блока разделения сигналов соединен. со вторым входом распределителя управляющих сигналов и с вычитающим входом счетчика, управляющий вход устройства соединен с управляющим входом счетчика и с третьим входом распределителя управляющих сигналов, выход счетчика соединен с четвертым входом распределителя управляющих сигналов, группа выходов дешифратора является группой информационных выходов устройства.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок разделения сигналов содержит два элемента И, элемент ИЛИ, элемент за держки, причем первый вход первого элемента И соединен с первым входом блока и с первым входом второго элемента И, вторые входы первого и второго элементов И соединены со вторым входом блока, выход второго элеМента И соединен через элемент . задержки с первым входом элемента

ИЛИ, второй вход элемента ИЛИ соеди« нен с выходом первого элемента И, выход элемента ИЛИ соединен с выходом блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ю 631921, кл. 6 06 F 9/18 1978.

2. Авторское свидетельство СССР

В 590742, «л. 6 06 F 9f18, 1978. (прототип).

85 (409

Ö7èñ. 1

Составитель М. Кудряшев

Редактор Н. Безродная Техред Н; Келушак Корректор B. Синидкая

Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретения и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Заказ 6360/69

Филиал ППЛ "Патент", r. Ужгород,ул. Проектная,4