Аналого-цифровой преобразователь

 

(и855993

ОП ИКАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Ф

-Ф (6! ) Дополнительное к авт. свид-ву (22)Заявлено 22.11.79 (2! ) 2842523/18-21 (51) M. Кл. с присоединением заявки.%

Н 03 К 13/17

Государственный комитет (23) Приоритет по делам изобретений и открытий

Опубликовано 15,08.81. Бюллетень Фе30

<53) УДК681. .325 (088.8) Дата опубликования описания 15.08.8 1 г

С. С. Коган и С. Е. Кюи (72) Авторы изобретения (7!) Заявитель (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к технике, связанной с преобразованием сигналов в системах с импульсно-кодовой модуляцией.

Для целей преобразования широкопоS лосных аналоговых сигналов в цифровую форму наиболее часто используются аналого-цифровые преобразователи (АИП) последовательно-параллельного типа.

Известно устройство последовательно10 параллельного аналого-цифрового преобразования, содержащее один каскад грубого преобразования, один каскад точного преобразования, один цифроаналоговый преобразователь (LlA П), вычитающее устЕ5 ройство и цифровой сумматор. Сигнал поступает на BxDB каскада грубого преобразования, который формирует четыре старших разряда кода. цифровой сигнал с выходов каскада грубого преобразования поступает на LlAll, осуществляющий обратное преобразование. Сигнал с выхода

11АП вычитается В вычитающем устройстве из ВходнОГО анапОГОВОГО сигнала Разностный сигнал поступает на вход каскада точного преобразования, который формирует четыре младших разряда кода Ы.

Однако в этом устройстве не предусмотрена корр екция ошибок преобр азов ания.

Наиболее близким по технической cyutности и достигаемому результату к предлагаемому является аналого-цифровой преОбразователь, содержатций первый параллельный блок компараторов, вход которого соединен со входной клеммой и через элемент задержки - с первым входом блока вычитания, второй вход которого соединен с выходом цифроаналогового преобр азов ателя, а выход - со входом второго параллельного блока компараторов, выходы двух дополнительных компараторов которого соединены с управляющими входами арифметического блока, входы которого соедиHBHbI с Выходами первого параллельного блока компараторов и входами цтфроаналогового преобразователя, а выходыс выходами старших разрядов аналогоцифрового преобразователя, выходы младВг г 993 4

Ших разрядов которого соединены с выходадами второго параллельного блока компараторов. С целью коррекции ошибок преобразования во второй параллельный блок компараторов этого устройства введены два дополнительных KoMIIBpQTopB> сигналы с выходов которых поступают на арифметический блок. При попадании разностного сигнала на входе второго параллельного блока компараторов за пределы его динамического диапазона по сигналу с выхода одного из донопнитедьных KoMIIBpBTopoB производится коррекция выходного кода на один шаг младшего разряда АПП.

Введение такой коррекции повышает точность преобразования и снижает требования к качеству работы первого параллельного блока компараторов (2). Недостаток такого ALIA — невозможность коррекции ошибок, возникшощих за счет неточной работы LIAR, блока вычитания и второго параллельного блока компараторов, приводящей к ошибкам, превышающим один шаг младшего pàçряда.

Бель изобретения — повышение точности преобразования.

Поставленная цель достигается тем, .что в аналого-цифровой преобразователь, содержащий первый параллельный блок компараторов, вход которого соединен со входной клеммой и через зпемент задержки — с первым входом блока вычитания, второй вход которого соединен с выходом цифроаналогового преобразователя, а вы ход — со входом второго параллельного бпока компараторов, выходы двух допопнитепьных компараторов которого соединены с управляющими входами арифметического блока, входы которого соединены с выходами первого параллельного блока компараторов и входами цифроаналогового преобразователя,а выходы — с выходами старших разрядов аналого- цифрового преобразователя, выходы младших разрядов которого соединены с выходами второго параллельного блока компараторов „ дополнительно введены два компарато— ра в первый параллельный блок компараторов., три интегратора, два элемента запрета, элемент ИЛИ, допопнитепьный блок вычитания, причем выходы двух . допопнительных компараторов первого параллельного блока компараторов через элемент ИЛИ соединены с управляющими входами обоих элементов запрета, вторые входы которых соединены с выходами двух дополнительных компараторов второторов. выходы допапнительнык KowHBpBTopoB

7и 6 второго IIBp BIIIIBIII I-Ioro блока 6 кояпа40 раторов соединены с управляющими входами арифметического блока 4 и, соответственно, через Зпементы 9 и 1 0 запрета интеграторы 11 и 12 — со входами дополнительного блока 13 вычитания. Выход допопнительного блока 13 вычитания соединен с дополнительным входом блока

3 вычитания. Выход элемента 10 запрета через интегратор 14 соединен с дополнительным входом второго параллельного

0 блока 6 компараторов. Выходы двух дополнительных компараторов 15 и 16

IIep oi о параллельного блока 1 компараторов через элемент ИЛИ 17 соединены с управляющими входами элементов 9

55. и 10 запрета

Выходы арифметического блока 4 и второго параллельного блока 6 компара» торов соединены с выходами Ale, 5 0

30 го паралпепьного блока компapBторов, а выходы — через соответствующие первый и второй интеграторы — со входами допопнитепьного блока вычитания, выход которого соединен с дополнительным входом первого блока вычитания, выход пе вого элемента запрета через третий интегратор соединен с допопнитenьным входом второго параллельного блока комп ар атор ов.

Сущность изобретения заключается в том, что вновь введенные элементы и связи позволяют корректировать ошибки преобразования, возникающие из-за смещения диапазона значений разностного сигнала на выходе первого блока вычитания, относительно динамического диапазона второго параллельного блока компараторов, а также из-за изменения динамического диапазона второго параллельного бпока компараторов. Тем самым не только снижаются требования к точности работы соответствующих узлов, но и обеспечиваются наилучшие условия для осуществления цифровой коррекции ошибок.

На чертеже представлена структурная схема предлагаемого АГП.

Входная клемма соединена со входом первого параллельного бпока 1 компараторов и, через элемент 2 задержки — со входом блока 3 вычитания. Выходы пер-aoI o параллельного блока 1 компарат ров соединены с арифметическим блоком

4 и через цифроаналоговый преобразоватепь6 и блок 3 вычитания — c0 входом второго параллельного блока 6 компараУстройство работает следующим образом.

На вход АШ1 подается аналоговый си« нал. Он поступает на вход первого параллельного блока 1 компараторов, который формирует четыре старших разряда кода. Цифровой сигнал с выходов первого параллельного блока 1 компараторов поступает на цифроаналоговый преобразователь 5, осуществляющий обратное преобразование. Сигнал с выхода последнего вычитается в блоке 3 вычитания иэ исходного аналогового сигнала, задержанного в элементе 2 задержки. Разностный сигнал с выхода блока 3 вычитания поступает на вход второго параллельного блока компараторов 6, который формирует четыре младших разряда кода. Вто— рой параллельный блок 6 компараторов включает два дополнительных компаратора 7 и 8, сигнал на выходах которых появляется при превышении разност» ным сигналом с выхода блока 3 вычитания границ динамического диапазона вт« . рого параллельного блока 6 компараторов. В этом случае выходной код АБЛ корректируется на шаг младшего разряда путем добавления или вычитания логической 1 из кода четырех старших разрядов, записанных в арифметическом блоке 4 и инвертирования младших разрядов на выходах второго параллельного блока 6 компараторов. Таким образом, полностью корректируются о«ибки, не превышающие один шаг младшего разряда АЫП. Для коррекции ошибок, превышающих эту величину, и служат дополнительно введенные элементы и связи.

Смещение диапазона изменения значений разностного сигнала на входе второго параллельного блока 6 компараторов отно сительно динамического диапазона последнего приводит к различной вероятности появления импульсов на выходах дополнительных компараторов 7 и 8. Сигналы с выходов этих компараторов через элементы 9 и 10 запрета поступают на входы соответствующих интеграторов 11 и

12, напряжения на выходах которых пропорциональны вероятности появления импульсов на выходах дополнительных компараторов 7 и 8. С выхода дополнительного блока 13 вычитания снимается cm нал, пропорциональный разности этих напряжений, который используется для восстановления симметрии диапазона изменения значений разностного сигнала относительно середины динамического диапазона второго параллельного блока 6 ком5993 6 параторов. С этой целью он подается на дополнительный вход блока 3 вычитания.

При симметрии диапазона изменения значений раэностного сигнала относительно середины динамического диапазонавторого параллельного блока 6 компараторов, в случае их совпаде««ия, импульсы на выхо дах дополнительных компараторов 7 и 8 отсутствуют. При недопустимом превы«ненни диапазоном изменения значений разностного сигнала — динамического диапазона второго параллельного блока 6 компараторов, на выходах обоих дополнительных компараторов 7 и 8, с одинаковой вероят««остью появляются импульсые Эти импульсы с выходов одного иэ дополнительных компараторов 7 или 8, например, компаратора 8, через элемент запрета, напри«ер, 10 подаются на интегратор 14, напряжение на выходе которого пропорционально, вероятности появ ления импульсов на его входе. Это напряжение используется для подстройки динамического диапазона второго параллельного блока 6 компараторов в соответствии с диапазоном изменения значений раз ностного сигнала на его входе, При ограничении входного сигнала в первом параллельном блоке 1 компараторов происходит ограничение разностного сигнала во втоЗО ром параллельном блоке 6 компараторов и появление импульсов на выходах дополнительных компараторов 7 и 8. Это может привести к нежелательному изменению сигналов управления на дополнитель>5 ных входах блока 3 вычитании и второго параллельного блока 6 компараторов..

С целью исключения этого явления в первый параллельный блок 1 компараторов введены два дополнительных компара4о тора 15 и 16 (а««алогич««о двум дополнительным компараторам 7 и 8 во втором параллельном блоке 6 компараторов).

При ограничении входного аналогового сигнала на их выходах возникают импуль45 сы, которые объединяются элементом

ИЛИ 17 и подаются на управляющие входы обоих элементов 9 и 10 запрета. Таким образом, в этом случае импульсы с выходов дополнительных компараторов

5а 7 и 8 не проходят на входы интеграторов 11, 12 и 14, и ложной коррекции погрешности преобразования не происходитт.

Юля устойчивости работы цепи компен55 садил погрешности преобразования необходимо иметь постоянную времени интегратора 14, большую постоянной времени интеграторов 11 и 12, Тогда, при возР;5Р г ннкновении одновременно .ошибок смещ= ния и согласования диапазонов, обеспечивается регулирование динамического диапазона второго параппепьного блока

6 компараторов после окончания компенсации смешения. Такой порядок рсгулирования обеспечивает наиболее полную коррекдню погрешностей.

При работе аналогс -цифрового преобразователя ошибки преобразования, превышающие один шаг квантования, с помощью вновь введенных элементов и связей уменьшаются до ошибок, не превышающих один шаг квантования. Эти ошибки в свою очередь, корректируются с помошью дополнительных компараторов 7 и 8 и арифметического блока 4

Формул а изобретения

Лнапого-дифровой преобразователь, содержащий первый параплепьный блок КоМf параторов, вход которого соединен со входной клеммой и через элем нт задержки—

25 с перун, вроаом,б а вы итания, второй Р вход котоувгр . ое н с ф|ходом цифроелало оо<фо ореол аф П/ а оыхол— со ех<64А хворого «@молельного Ьлохе л Д\ компараторов, выходш,двух донопнительзо ных компараторов которого соединены с упр авпякицими входами арифметического блока, входы которого соединены с выхс дами первого параппельного блока компараторов и входами шфроанапоговсго пг..

АЗИИ ИПИ Заказ 6965/86

Тираж 988 Подписное

<Рипиап ППП Патент", г. Ужгород,ул.Проектная,4 образоватепя, а выходы — с выходами старших разрядов анапогс-дифроього преобр азователя, выходы младших разрядов которого соединены с выходами второго параллельного блока компараторов, о т— и и ч а ю щ и.й с я тем, что, с пенью повышения точности преобразования, дополнительно введены два компаратора в первый параппепьный блок комп араторов, три интегр атор а, два элемента запрета, элемент ИЛИ, допопнитспьный блок вычитания, причем выходы двух дополнительных компараторов первого параллельного блока компараторов через элемент ИЛИ соединены с управпяющими входами обоих элементов запрета, вторые входы которых соединены с выходамн двух дополниTeJlbHbIK компара торов второго параллельного бпока компараторов> а выходы— через с оответс твуюшие первый и второй интеграторы — со входами допопнитепьного блока вычитания, выход ко - торого соединен с дополнительным входом первого блока вычитания, выход первого элемента запрета через третий интегратор соединен с дополнительным входом второго параллельного блока компараторов.

Источники информации, принятые во внимание при экспертизе

1. Заявка ФРГ ¹ 261 "3314, кп. Н 03 К 13/09, 1978.

2. Патент Вепикобоитан рп № 1422127, кл. Н 03 К J 3/32 1975 (прототип) .