Ассоциативное запоминающее устройство с самоконтролем

 

Союз Советскин

Социалистических р еспублни (22) З с прис (23) П

Государствен@ коинтвт

СССР но яепаи изобретений и открытий

О (72) Авторы изобретения

Б.В. Барашенков!

t

I (7I) Заявитель (4) АССО! сI „",ТИВНОЕ ЗАПОМИНАЮШЕЕ УСТРОЙСТВО

C САМОКОНТРОЛЕМ

1о

Изобретение относится к запоминающим ус тройс тв ам.

Известно ассоциативное запоминающее устройство, содержащее регистр данных, регистр маски, реверсивный сдвигающий регистр, накопитель, блок очередности, регистр занятости, регистр исследуемых слов Г1)

Недостатком этого устройства являют ся большие аппаратурные затраты.

Наиболее близким к предлагаемому техническим решением является устройство, содержащее блок управления, три блока сложения по модулю два, коммутатор, два блока сравнения, элемент ИЛИ

А

Недостатком этого устройства является снижение быстродействия вследствие необходимости выполнения последовательных пропедур пословного считывания и поразрядного поиска для контроля правильности хранения всего массива информапии в ассопиативном накопителе.

Бель изобретения - повышение быстродействия устройс юа.

Г оставленная дель достигается тем, что в ассодиативное запоминающее устройство с самоконтролем, содержащее накопитель матричного типа, каждый ассодиативный элемент памяти которого выполнен из запоминающего элемента, схемы сравнения и элемента И, блок обработки многозначного ответа, индикаторы ответа, схему поразрядного сравнения, дешифратор адреса, сумматор по модулю два и блок управления, причем первые выходы запоминающих элементов подключены соочветственно к первым входам схем сравнения, выходы которых соединены со входами соответствующих элементов И, первые входы запоминающих элементов каждой строки соединены шинами выборки с соответствующими выходами дешифратора адреса, вторые входы запоМинающих элементов каждого столбца подключены соответственно к одним их входов сумматора по модулю

3 8581 два и входам записи устройства, а вто рые выходы — к другим входам сумматора по модулю два и входам считывания устройства, второй вход одной иэ схем сравнения первой строки и первого столб5 ца накопителя соединен с соответствующим входом поиска устройства, выходы индикаторов ответа подключены соответственно к одним иэ входов блока обработки

I многоэначного.ответа, первый выход

10 которого соединен с одним из входов дешифратора, другие входы которого являются адресными входами устройства, другой вход и второй выход блока обра» ботки многоэначного ответа подключены соответственно к первым выходу и входу блока управления, вторые выход и вход которого соединены соответственно с управляющим Входом сумматора по модулю два и с выходом схемы сравнения, одни из входов которой подключены соответственно к выходам сумматора но модулю два, другие входы — ко входам элементов И последней строки накопителя, а Выходы яВляются Выходами устройства, 25 введены группы элементов И-ИЛИ, причем выходы элементов И-.ИЛИ первой группы соединены соответственно со вторыми

Входами других схем сравнения первой строки и первого столбца накопителя, 30 первые входы одних иэ элементов И-ИЛИ первой группы подключены соответственно к выходам схем сравнения предыдущей строки первого столбца накопителя, а первые входы llp Hx — соответственно 35 к.выходам схем сравнения предыдущего столбца первой строки накопителя, выходы элементов И-ИЛИ второй группы соединены соответственно со вторыми входами схем сравнения вторых. и всех последу- 40 ющих строк и столбцов накопителя, первые входы элементов И-ИЛИ второй rpyntIbt каждой строки подключены соответственно к выходам схем сравнения предыдущей строки того же столбца, вторые 45 входы элементов И-ИЛИ второй группы каждого столбца соединены с выходами схем сравнения предыдущего столбца той же строки, вторые входы элементов

И-ИЛИ первой группы и третьи входы 50 элементов И-ИЛИ второй группы каждого столбца накопителя подключены соответственно ко входам поиска устройства, пер вые входы элементов И-ИЛИ третьей группы подключены соответственно к выхо- 55 дам элементов И, вторые входы — к выходам схем сравнения последнего столбца накопителя, а Выходы — ко Входам индикаторов ответа, третьи Входы

05 4 элемейтов И-ИЛИ первой и третьей групп и четвертые входы элементов И-ИЛ1 второй группы соединены с третьим выходом блока управления, а пятые входы элементов И-ИЛИ второй группы — с четвертым выходом блока управления.

На чертеже изображена структурная схема предложенного устройства.

Устройство содержит накопитель 1 матричного типа, каждый ассоциативный элемент памяти которого выполнен из схемы 2 сравнения, элемента И 3 и эапоминающег элемента 4, блок 5 обработки многоэначного ответа, первую 6, вторую 7 и третью 8 группы элементов

И-ИЛИ, шины 9 выборки. На чертеже обозначены также входы 10 считывания, входы 11 записи, входы 12 поиска и адресные входы 1З устройства. Устройство содержит также индикаторы 14 ответа, схему 15 поразрядного сравнения, дешифратор 16 адреса, сумматор 17 по модулю два и блок 18 управления с выходами 1 9-22.

Первые выходы запоминающих элементов 4 подключены соответственно к первым входам 2 сравнения, выходы которых соединены со входами соответствующих элементов И 3. Первые входы запоминающих элементов 4 каждой строки соединены шинами 9 выборки с соответст вующими выходами дешифратора 16 адреса. Вторые входы запоминающих эле. ментов 4 каждого столбца подключены соответственно к одним из входов сумматора 17 по модулю два и входам 11 записи устройства, а вторые выходы — к другим входам сумматора 17 по модулю два и входам 10 считывания устройства.

Бторой вход одной из схем 2 сравнения первой строки и первого столбца накопителя 1 соединен с соответствующим входом 12 поиска устройства. Выходы индикаторов ответа 14 подключены соответственно к одним из входов блока 5 бработки многоэначного ответа, первый выход которого соединен с одним из входов дешифратора 16, другие входы которого являются адресными входами 13 устройства. другой вход и второй выход блока 5 обработки многоэначного ответа подключены соответственно к первым выходу 19 и входу блока 18 управления.

Вторые выход 20 и вход блока 18 управления соединены соответственно с управляющим входом сумматора 1 i tIо модулю два и с выходом схемы 15 поразрядного сравнения, один из входов которой подключен соответственно к

Устройство работает следующим образом.

Схемы 2 сравнения с помощью элементов И-ИЛИ первой 6 и второй 7 групп образутот последовательные цепи полусумматоров, которые обеспечивают получение сумм по модулю два информационного содержания слова (по строке) или разряда (по столбцу) накопителя 1, используемых .сря контроля всех запоми1 нающих элементсв 4.

5 8581 выходу сумматора 17 по модулю два, другие входы - ко входам элементов

И 3 последней строки накопителя 1, а выходы являются выходами устройства.

Выходы эпементов 6 И-ИЛИ первой группы соединены соответственно со вторыми входами других схем 2 сравнения первой строки и первого столбца накопителя 1. Первые входы одних из элементов, 6 И-ИЛИ первой группы подключены соответственно к выходам схем

2 сравнения предыдущей строки первого столбца накопителя 1, а первые входы других — соответственно к выходам схем 2 сравнения предыдущего столбца первой строки накопителя 1, Выходы элементов 7 И-ИЛИ второй группы соьдинены соответс твенно со вторыми входами схем 2 сравнения вторых и всех последующих строк и столбцов накопите- 20 ття 1.

Первые входы элементов 7 H-ИЛИ второй группы каждой строки подключены соответственно к выходам схем " срав ния предылутпей строки того же столбца. 25

Вторые входы элементов 7 H-ИЛИ второй группы каждого столбца соединены с выходами схем 2 сравнения предыдущего столбца той же. строки накопителя 1. Вторые входы элементов 6 И-ИЛИ первой 30 группы и третьи входы элементов И-ИЛИ второй группы каждого столбца накопителя 1 подключены соответственно ко входам 12 поиска устройства. Первые входы элементти 8 И-HllH третьей 35 группы подключены соответс твенно к выходам элементов И 3, вторые входы — к выходам схем 2 сравнения последнего столбца накопителя I, а выходы — Ko входам индикаторов 14 ответа. Третьи 40 входы элементов И-ИЛИ первой 6 и третьей 8 групп соединены с третьим

21 выходом блока 18 управления, а пятые входы элементсв 7 И-ИЛИ второй группы — с четвертыми 22 выходами 45 блока 18 управления. /

ОБ б

В процессе ассоциативного поиска схемы 2 сравнения выполняют операцию сложения по модулю два информации, aaaiсанной в запоминающих элементах 4, с информацией, подаваемой внешним устройством íà входы 12 ножка. Слова, совпадающие с кодом поиска, выдепяются элементами И.З, а факт совпадения запоминается индикаторами 14 ответа.

Перед началом работы информатаонное содержание накопитеття 1 сумматора

17 по модулю два предполагается нулевым. 1

При операции запжи в устройство некоторого числа по входам 11 записи в некоторый адрес, заданный внешним кодом адреса Hs адресных входах 1 3 предпочла гается предварительное считывание информации по этну адресу на входы 10 считывания посредством выборки слова дешифратором 16 адреса через шины 9 выборки иэ накопитепя 1.

В процессе эапжи информации накопитепем 1 прожходит вычжление норазрядной контрольной суммы информации всех сттсв, эапжываемьтх в накопитель 1 . при помощи сумматора 17 по мотгуттю два, для чего через его первые и вторые информационные входы последовательно вводится сначала считываемая, а затем записываемая по некоторому адресу информация. При последовательной выборке информации в сумматоре 17 по модулю . два накапливается значение разности по модулю два записываемой и считываемой информации и образуе тся необходимое значение контрольной с . При операции считывания блок 18 управлении запрещает суммирование информации сумматором 17 по модулю два.

Контроль информации, запж анной в накопитетть 1, может производиться горизонтальным лМ5о вертикальным сум« мированием информации по модулю два вдоль строки (слов) или столбцов (разрядов) матрииы накопителя 1 при наличии сигналов логического О на входах 1 2 поиска.

При горизонтальном суммировании от блока 18 управттения подается сигнал логической 1 на его третий выход

21 и ситнал логического О на его четвертый выход 22.

Это обеспечивает подключение выхода схем 2 сравнения некоторой строки соответственно к первым входам схем 2 сравнения, принадлежащих к той же

7 8581 05 8 строке накопителя 1 через элементы

И-ИЛИ первой 6 и второй 7 групп.

Ири этом выходы схем 2 сравнения последнего столбца накопителя 1 подключаются через элементы 8 И-И IN третьей группы ко входам 14 индикаторов ответа.

Не выходах схем 2 сравнения последнего столбца накопителя 1 образуется знечение суммы по модулю два lO соответствующих слов, которое запоминается индикаторами 14 ответа. При наличии избь;точных разрядов в каждом слове накопителя, дополняющих до "0" значения суммы информационного содержани.я всех разрядов слове, в случае нечетного количестзза ощибок не выходе индикаторов 14 ответа устанавливается за еч ение "единица".

5il оК 5 06pBGoTKH МНОгознечного у0 ответа анализирует состояние индикаторов

14 ответа и при наличии хотя бы одной

"единицы" не их выходах выдает сигнал в блок 18 управления, Блок 18 управления может иницииро- 25 вать выборку из накопителя 1 неисправных слов с помощью блока обработки многознечного ответе и дешифратора 16 адреса для коррекции ошибки либо маскировать неисправные слова записью 30 признака неисправности в служебные разряды неисправных слов накопителя 1.

Лля проведения вертикального суммирования вдоль столбцов накопителя блоком 18 управления подается на третий выхо 21 сигнал логического "О", а на четвертый выход 22 - логической 1".

Результаты суммирования сравниваются ох=мой 15 поразрядного сравнения с состоянием соответствующих разрядов 40 :,;:; ме -opB 17 по модулю два, содержащет о контрольную сумму.

При наличии хотя бы одного несовпадения в блок 18 управления подается сигнал ошибки с управляющего выхода 45

c..-.Bìbl 15 поразрядного сравнения.

Неисправный разряд указывается

c";îñ-,оянием 1 HB одном из выходов схемы 15 поразрядного сравнения.

При наличии информации о кратности 50 ошибок, определяемых блоком 5 обработки многозначного ответа и схемой 15 поразрядного сравнения pro результатам горизонтального или вертикального суммирования по модулю две, передаваемых в блок 18 управления, возможна коррекция некоторых типов ошибки, например одиночной, при считывании или перезапись неглправной информации в запоминающем элементе с контролем процесса перезаписи, Технико — экономич еское преимущество предложенного устройстве заключается в его более высоком по сравнению с известным быстродействии за счет обеспечения непрерывного контроля всего объема ассоциативного накопителя при записи, считывании и хранении информации.

Формула изобретения

Ассоциативное запоминающее устройство с cBMoKDHTpoTIBM, содержащее накопитель матричного типа, каждый ассоциативный элемент памяти которого выполнен из запоминающего элемента, схемы сравнения и элемента И, блок обработки многознечного ответа, индикаторы ответа, хему поразрядного сравнения, дешифратор адреса, сумматор по модулю два и блок управления, причем первые выходы запоминающих элементов подключены соответственно к первым входам схем сравнения, выходы которых соединены со входами соо.пзетствующих элементов И, первые входы запоминающих элементов каждой строки соединены шинами выборки с соо пзетствующими выходами дешифратора адреса, вторые входы запоминающих элементов каждого столбца подключены соответс пзенно к одним из входов сумматора по модулю две H входам записи устройстве, а вторые выходы — к другим входам сумматора по модулю два и входам считывания устройстве, второй вход одной из схем сравнения первой строки и первого столбца накопителя соединен с соответствующим входом поиска устройства, выходы индикаторов очвете подключены соответственно к одним из входов блока сбработ ки многозначного ответе, первый выход которого соединен с одним из входов дешифратора, другие входы которого являются едресными входами устройства, другой вход и второй выход блоке обработки многозначного ответа подключены соответственно к первым выходу и входу блока управления, вторые выход и вход которого соединены соответственно с упревлчющими входом сумматоре по модулю две и с выходами схемы поразрядного сравнения, олин из входов которой подключены соответственно к выходам сумматора по модулю два, другие входы—

9 8581

zo входам элементсв И последней строки накопителя, а выходы являются выходами устройства, о т л и ч а ю щ е е с я тем, что с целью повышения быстродействия устройства, оно содержит группы элемен. тов И-ИЛИ, причем выходы элементов

И-ИЛИ первой группы соединены соответм:твенно со вторыми входами других схем сравнения первой строки и первого столбца накопителя, первые входы одних 10 из элементов. И-ИЛИ первой группы подключены соолзетсюенно к выходам схем сравнения предыдущей строки первого г столбца накопителя, а первые входы других - соетветсженно к выходам схем !5 срюнения предыдущего столбца первой строки накопителя, выходы элемент в

И-ИЛИ второй группы соединены соответственно со вторыми входами схем сравнения вторых и всех последующих 20 строк и столбцов накопителя, первые входы элементсв И-ИЛИ второй группы каждой строки подключены соответственно к выходам схем сравнения предыдущей строки того же столбца, вторые входы элементов И-ИЛИ второй группы кождого

05 10 столбца соединены с выходами схем срю пения препыпущего столбца той же строки вторые входы апементав И-ИЛИ первой группы и трезини входы элементов

И-ИЛИ второй группы каждого стодбпа накопителя подключены comeemmemo ко входам поиска устройства, первые входы элементов И-ИЛИ третьей группы подключены соответственно к выходам элементов И, вторые входы - к выходам. схем сравнения последнего стопбпа накопителя, а выходы - ко входам индикаторов ответа, тре ьи входы элеиент ю И-ИЛИ первой и третьей групп и четвертые входы элементав И-ИЛИ второй группы соединены с грачьим выходом блока управления, а пятые входы элементов И-ИЛИ второй группы - с чечзерчым выходом блока управления.

Источники информации, принятые во внимание цри экспертюе.

1. Авторское свидетельство СССР

М618794, .кл. g 11 C 15/00, 1977.

2. Авторское свидетельство СССР

М 555438, кл. Я 11 С 15/00, 1977

"(прототип) .

6(Составитель T. Зайцева

Редактор B. Иванова Техред С.Мигуиова Корректор M ØàÐîøè

Заказ 7256/85 Тираж 645. Подписное

ВНИИПИ Государственного ммитета СССР по делам изобретений и открытий

113035, Москва, Ж-ЗЗ, Риушская наб. 4/5 филиал ППП Патент, г. Ужгород, ул. Проектная 4