Постоянное запоминающее устройство
ОПИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТСУ
Союз Соеетсннк
Соцналистнчеснны
Республнн 1 864339 (51) Дополнительное к авт. свнд-ву (22) Заявлено 21.05.79 (2l) 2769579/18-24 с прнсоеднненнеат заявкн 3Ô (Я)М. К,а .
6 11 С 17/ОО
6 11 С 29/00
1Ьвуаарстваыны6 канытет
СССР ае даааи ызе4рвтаыый н вткрмтый (23) Приоритет
Опубликовано 15 09.81, Бюллетень М 34 (53) УДК 681..327.66 (088.8) Дата опублнкоаання описания 15,09.81 (72) Авторы . изобретения
В. К. Конопелько и В. В. Лосев (7I ) Заявитель
Минский радиотехнический институт (54) ПОСТОЯННОЕ ЗАПОМИНАЮШЕЕ УСТРОЙСТВО
Изобретение относится к вычислитель. ной технике и может быть использовано в электронной промышленности при изготовлении больших интегральных схем программируемых постоянных запоминаю-, щих устройств (ППЗУ), б
Известны ППЗУ, содержащие матрицу, элементов памяти, дешифраторы слова и разряда, селектор, вентили считывания, усилители считывания Ц - Ü3
Однако в этих устройствах элементы памяти матрицы соединены с разрядными шинами плавкими перемычками или p - р -переходами, которые разрушаются при записи информации в соответствии с кодом, подлежащим хра3S нению в ППЗУ. До занесения программируемого кода в матрицу в информационном поле содержатся только единицы.
Работоспособность ППЗУ нарушается
20 при наличии дефектного нуля в информационном поле матрицы, когда никаким способом не удается записать на место дефектного элемента единицу. Эти уст2 ройства обеспечивают обращение к любому одному элементу памяти накопителя.
Наиболее близким по технической сущности к изобретению является постоянное запоминающее устройство, содержашее дешифратор адреса слова, соединенный с адресными шийами матричного накопителя селектор, первые входы которого соединены с выходами дешифратора адреса разряда, а выход - с первым входом сумматора по модулю два, второй вход которого соединен. с блоком исправления ошибок, выход сумматора по модулю два подключен к первому входу вентиля считывания, а выходом - с входом усилителя считывания, первый второй и третий входы блока исправления ошибок подключены соответственно к
; первой,- второй и третьей дополнительным разрядным шинам матричного накопителя. Такое устройство позволяет исправ лять ошибки храненйя информации при наличии рвух и трех "дефектных " ну864339
55 лей в информационном поле матрицы, которые возникают из-за дефектов из— готовления с процессе производства 4 .
Однако это устройство характеризуется низкой надежностью из-за сложнос- ти контроля при обращении к одному элементу памяти накопителя.
Цель изобретения - повышение надежности устройства.
Поставленная цель достигается тем, что в постоянном запоминаюшем устройстве, содержащем дешифратор адреса слова, выходы которого соединены с адресными шинами матричного накопителя, селектор, первые входы которого подключены к выходам дешифратора адреса разряда, а выход - к первым входам сумматора по модулю два, второй вход которого соединен с выходом блока исправления ошибок, выход сумматора по модулю два подключен к перво1 у входу вентиля считывания, второй вход которого подКлючен к шине разрешения считывания, а выход — к входу усилителя считывания,:первый, второй и третий входы блока исправления ошибок соединены соответственно с первой, второй и тре.. ьей дополнительными разрядными шин ми матричного накопителя и основные разрядные шины, вторые входы селектора подключены к основным разрядным шинам матричного накопителя, а четвертые входы блока исправления ошибок — к входам дешифратора адреса разряда
Блок исправления ошибок содержит сумматоры по модулю два, элементы
ИЛИ-НЕ, элемент ИЛИ и элемент И, первый вход которого подключен к первому входу одного из сумматоров по модулю два и второму входу одного из элементов
ИЛИ-НЕ, второй вход элемента . И подключен к первому входу другого сумматора по модулю два и первому входу одного . из элементов ИЛИ-НЕ, выходы элемента И и одного из элементов
ИЛ И-НЕ подключены непосредственно, а сумматоров по модулю два через другой элемент ИЛИ-НЕ к соответствующим входам элемента ИЛИ, вторые входы сумматоров по модулю два и входы одного из элементов ИЛИ-HE являются входами блока исправления ошибок, а выход элемента ИЛИ является выходом блока исправления ошибок.
Блок исправления ошибок содержит шесть сумматоров по модулю два, эле менты ИЛИ-HE и И-НЕ, причем первые входы первого, второго и третьего
5 !
О
50 сумматоров по модулю два являются первыми входами блока исправления ошибок, вторые - вторыми входами блока исправления ошибок, выходы первого и второго сумматоров по модулю два подключены к первым входам третьего и четвертого сумматоров по модулю два, вторые входы которых являются четвертыми входами блока исправления ошибок, выходы третьего и четвертого сумматоров по модулю два через элемент ИЛИ-HE подключены к первому входу элемента И, второй вход которого через элемент И-HE соединен с выходом третьего . сумматора по модулю два, выход элемента И является выходом блока исправления ошибок.
Это позволяет использовать ППЗУ, содержащие два и три "дефектных нуля" в каждом слове информационного поля матрицы.
На фиг. 1 представлена функциональная схема постоянного запоминающего устройства; на фиг. 2 и 3 - схемы выполнения блока исправления ошибок; на фиг. 4 и 5 — матрицы, используемые при записи инфорчацин.
Постоянное запоминающее устройство содержит дешифратор адреса слова 1, соединенный с адресными шинами 2 матричного накопителя 3, Разрядные шины 4 матричного накопителя соединены с вторыми входами селектора 5, первые.входы которого подключены к выходам 6 дешифратора адреса разряда 7.
Выход 8,селектора соединен с первым входом сумматора по модулю два o„вторым входом подключенного к выходу 10 блока исправления ошибок 11. Первые
12, второй 13 и третий 14 входы блока исправления ошибок подключены соот-, ветственно к первым, второй и третьей дополнительным разрядным шинам матричного накопителя. Четверт.яе 15 входы блока исправления ошибок соединены с входами дешифратора адреса разряда .
Выход 16 сумматора по модулю два соединен с первым входом вентиля считывания 17, вторым входом подключенного к шине сигнала разрушения считывания 18, а выходом — с входом усилителя считывания 19. Выход 20 усилителя считывания является выходом устройства.
На фиг. 2 изображен блок исправления ошибок 11 для осуществления исправления двух дефектных элементов памяти в каждом слове матрицы 3, кото864339 6 позиция в V и со тояние дефектного разряда 4 совпадают и равен единице в противном случае. Затем находий ся номер строки подматрицы Су (например, при подсчете строк сверху), где
ur - матрица строка покрывает (совпадает) одну любую из строк подматрицы С, . Номер этой строки в подматрице
Cg соответствует номеру строки в мат»
)e рице 6п, которая и задает функцию согласования записываемой в матриру информации с данными дефектами, Пример 1 . Пусть в строке (слове) матрицы элементов памяти имеется один неисправный элемент в основных разрядах (к - разрядах), который находится в нулевом состоянии, а все остальные разряды в единичном состоянии.
Пусть неисправным разрядом будет второй слева разряд, и его состояние не совпадает с программируемой в элемент информацией, т.е. мы никаким: образом в этот разряд не можем занести единичный символ. Тогда
Видно, во 2, 7, 8 строках. Любую из этих строк
3S в С можно испольэовать в качестве функции C (V d ) согласования программируемой в матрицу информации с состоянием дефекта. При этом в первых разрядах слова будет храниться код ад щ реса строки С<.
Пример 2 . Пусть в строке (слове) матрицы элементов памяти имеется . два неисправных элемента (находятся в нулевом состоянии), один иэ которых кало..итси в разрядах 4 (1 разряд), а второй - в первых разрядах 12 (1 до»
«олнительном разряде). Пусть програмынруемаи информация в матрицу имеет вид U 10 1011,Тогда
0 - (1 О 0 1 1 000), рый содержит сумматоры по модулю два 21, первый 22 и второй 23 элем н« ты ИЛИ-НЕ, элементы И 24 и ИЛИ 25, Входы первого элемента ИЛИ-НЕ, входы элемента И и первые входы сумматоров ,по модулю два сое1инены с первыми входами блока исправления ошибок. Вторые входы сумматоров по модулю два соединены с четвертыми входами блока исправления ошибок, а выходы- с входами второго элемента ИЛИ-НЕ. Выходы первого и второго элементов
ИЛИ НЕ, элемента И соединены с входами элемента ИЛИ . Выход элемента
ИЛИ является выходом блока исправления ошибок.
Уст;,ойство в режиме исправления двух дефектных элементов памяти в каждом слове матрицы работает следуюшим образом.
При записи информации (при изготовлении) в основные разряды и в первые дополнительные разряды каждого слова матрицы заносится информация
25 для хранения следуюшим образом.
В матрицу записывается слово
Я=О + с (U,d), где U = (U 0,1...,0к,0...,0) слово
30 длины;
О первые К О г сим волов представляют собой программируемую в матрицу информацию U . а последние r — символов — нули г =Воф4, -2);
C, (V,el ) - одна из строк матрицы С .
На фиг. 4 показана матрица с =6, М = 3; о = 9 и обший вид матрицы Cg, где 1 — единичная матрица, A- матрица, содержащая двоичные числа, зя исключением чисел 00...0 и
11..., . Матрица С обладает тем свойством, что в подматрице С из любых двух ее столбцов содержится каждая строка из 2+ различных строк длйны
2 (- кратность дефекта), т.е. всегда содержатся комбинации вица : ,00,01,10ii1, Нужная строка С (U, d ) onpepe«Net ся следуюшим образом.
Составляется подматрица 1 Я)m P) 0 1 что ю покрывает (совпадает) С, 1 1 0 О ОО Сд- м 5103 0 1 О О 1 О 1 1 864339 Отсюда видно, что ю покрывает {совпадает ) C j в 7 строке Cj и С,1. В матрицу программируется слово Ч - (1 0 1 0 1 1 000) + (1 1 1 1 1 1 000)010 100 000, т.е. программируемая информация стала совпадать с состоянием дефектных разрядов, а 1- — дополнительных разрядах хранится код покрывающей строки иэ С>. В режиме считывания в соответствии с кодом адреса опрашиваемого разряда происходит возбуждение шин 2 и 6 дешифраторов 1 и 7. При этом на выходе 8 селектора 5 вьщеляется информация, хранимая в этом разряде матричного накопителя 3, а на выходе 10 блока исправления ошибок 11 - информация, соответствующая данному разряду из строки матрйцы С>, определяемой по коду адреса, хранимому в 1. — разрядах 12, опрашиваемого слова. Тогда, если в разрядах 12 записаны числа 00..0,1 1, то на выходе 10 элемента ИЛИ 25 блока исправления ошибок 11 всегда будет единичный сигнал, так как эти комбинации всегда вьщеляются или элементом ИЛИ-НЕ 22 или элементом И 24 независимо от or ðàøèâàeìîãî разряда. В этом случае, сигналы, снимаемые с выхода 8 селек.ора 5, будут инвертироваться на противоположные на суммато ре по модулю два 9 и через вентиль считывания 17, усилитель считывания 19 поступают на выход 20 устройства. Сигналы на выходе 20 устройства будут считываться правильными, так как инвертирование производилось дважды : при записи (при изготовлении) и при счи тывании (при эксплуатащ и), Для исправных элементов памяти эти инвертирования не изменяют правильного выход» ного сигнала, Для дефектных элементов памяти инвертирование информации при записи позволяет согласовать состояние дефектного разряда с программируемой информацией, а инвертирование при считывании восстановить правильно сигналы с дефектных позиций. (Для примера 2, считываемое слово на выходе 8 селектора 5 имеет вид Ч 010100 000, слово на выходе 10 блока исправлейия ошибок 1 1 С (О, d,) 111 111 000, а на выходе. 20 устройства U = 101011, т е. соответствует информшчи, подлежащей хранению) ° Если в разрядах 12 записаны числа отличные от 00,.0, 11.,1, то инвертированию при считывании (как и при записи) будет подвергаться только один 8 разряд, код адреса которого совпадает с кодом адреса, хранимым в разрядах 12 (проверка на совпадение осуществляется на сумматорах по модулю два 21 и элементе ИЛИ -Hr 23 блока исправления ошибок 11). На фиг. 3 изображен блок исправления ошибок для осуществления исправления трех дефектных элементов памяти в каждом слове накойителя 3, который содержит первые 26, вторые 27, третий 28 и четвертый 29 сумматоры по модулю два, элементы ИЛИ-HE 30 и И-НЕ 31. Первые и вторые входы первых сумматоров по модулю два, соединены соответст венно с первыми и вторым входами блока исправления ошибок. Выходь первых сумматоров по модулю два соединены с первыми входами вторых сумматоров по модулю два, вторыми входами, подключенными к четвертым входам исправления ошибок. Выходы вторых сумматоров по модулю два соедчнены с входами элемента ИЛИ-НЕ, выход которого подключен к первому входу четвертого сумматора по модулю два. Второй вход четвертого сумматора ло модулю два соединен через элемент И-НЕ с выходом .третьего сумматора по модулю два. Входы третьего сумматора по модулю два соединены с вторым и третьим входами блока исправления ошибок, Выход четвертого сумматора по модулю два являетс я выходом блока исправления ошибок. Устройство в режиме исправления трех дефектных элементов памяти в каждом слове матрицы работает следующим образом. При записи информации (при изготовлении) в разряды 4 и в разряды 12 каждого слова матрицы заносится информация, как и при исправлении двух дефектных элементов памяти. Однако для аахождения функции согласования C (Î d ) используется матрица С.ъ . На фиг. 5 показана матрица с с М = 4, : = 4,, U = 8 и общий вид матрицы С, где 1 — единичная матрица I - матрица инверсия к единичной матрице 1, А -матрица размером (г -2) х 4с все строки которой различны,, А-матрица инверсная к матрице А Матрица Се обладает. тем свойством, что в подматрице Cg из любых трех ее столбцсв содержится каждая строка из 2 различных строк дли|ны = 3 (+ «кратность дефекта), т.е,, 864339 всегда содержатся комбинации вида: 00, 001, 010, 100, 110, 101, 011, 111. Для маркир;явки строк MBTpHHbI С выбираются vã =90/%+ 2 разрядные двойные числа, которьн. являются дополнительными разрядами. Работа устройства в режиме считывания при коррекции трех дефектных элементов памяти С слова, отличается от описанной тем, что во втором дополнительном разряде 13 матрицы 3 хранится нулевой или - единичный символ, благодаря чему на выходе первых сумматоров по модулю два 26 формируются числа из матрицы A Тогда, в том случае, если символы, хранимые во втором 13 и третьем дополнительных разрядах не совпадают, то на выходе элемента И-НЕ 31 будет нулевой с п-нал, а на выходе элемента ИЛИ-НЕ 30 (а следовательно, и на выходе четвертого сумматора 29) будут формироваться сигналы, соответствуюшие единичной матрице. В противном случае, т,е. когда символы хранимые во втором 13 и третьем 14 дополнительных разрядах совпадают на выходе элемента И-HE 31 будет единичный сигнал и на выходе четвертого сумматора 29 будут формироваться сигналы, соответствуюшие инверсии единичной матрицы. Прн этом аналогичным образом, как и при исправлении двух дефектных элеМентов памяти в слове непосредственная проверка показывает правильность хранения информации в устройстве. Таким образом, данное устройство выполняет те же функции, что и извест ное, но требует для своей реализации меньшего числа дополнительных разрядов, а также значительно упрошаются схемы контроля (не требуется сложных дешифраторов на 4. - выходов в блоках исправления ошибок, отсутствуют k - сумматорог по модулю два в са мом устройстве.), в результате чего повышается надежность устройства. Формула изобретения 1. Постоянное запоминаюшее устройство, содержашее. дешифратор адреса слова, выходы которого соединены с адрес ными шинами матричного накопителя, селектор, первые входы которого подключены к выходам дешифратора адреса раэ ряда, à выход - к первым входам сумма10 тора по модулю два, второй вход которого соединен с выходом блока исправления ошибок, выход сумматора по модулю два подключен к первому входу вентиля считывания, второй вход которого подключен к шине разрешения считывания, а выход — к входу усилителя считы вания, первый, второй и третий входы блока исправления ошибок соединены со Ю ответственно с первой, второй и гретьей дополнительными разрядными шинами матрччного накопителя и основные разрядные шины, о т л и ч а ю щ ее с я тем, что, с целью повышении 15 надежности устройства, вторые входы селектора подключены к основным раэрядньщ шикам матричного накопителя, а четвертые входы блока исправления ошибок — к входам дешв ратора адреса 20 разряда, 2. Устройство йо и. 1, о т л и ч аю щ е е с я тем, что блок исправления ошибок содержит сумматоры по модулю два. элементы ИЛИ-HE элемент ИЛИ и элемент И, первый— вход которого подключен к первому входу одного из сумматоров по модулю два и второму входу одного из элементов ИЛИ-НЕ, второй вхоп элемента И ЗО подключен к первому входу другого сумматора по модулю два и первому входу одного из элементов ИЛИ-НЕ, выходы элемента И и одного иэ элементов ИЛИНЕ подключены непосредственно, а сумматоров по модулю два через другой элемент ИЛИ-НЕ к соответствуюшим входам элемента ИЛИ, вторые входы сумматоров по модулю два и входы одного из элементов ИЛИ-НЕ являются 4О входами блока исправления ошибок, а выход элемента ИЛИ является выходом блока исправления ошибок. 3. устройство йо п. 1, о т л и ч аю ш е е с я тем, что блок исправления 4 ошибок содержит шесть сумматоров по модулю два, элементы ИЛИ-HE и И-НЕ, причем первые входы первого и второго и третьего сумматоров по модулю два являются первыми входами блока чс50 правления ошибок, вторые - вторыми входами блока исправления ошибок, выходы лервого и второго сумматоров модулю два подключены к первым входам третьего и четвертого сумматоров по модулю два, вторые входы которьи 55 являются четвертыми входами блока . исправления ошибок, выходы третьего и четвертого сумматоров по модулю два через элемент ИЛИ-НЕ подключены к 864339 12 74 первому входу элемента И, второй вход которого через элемент И-НЕ соединен с выходом третьего сумматора по модулю два, выход элемента И является выходом блока исправления ошибок. Источники информации, принятые во внимание при экспертизе 1. "Электронная техника", 1974, Ne 7, с. 21-24. 2. "Электронная техника", 1975, № 4э с. 65-687 3. Валиев К. А., Орликовский А.А Полупроводниковые интегральные схемы на биполярных транзисторных структурах. N., "Советское радио, 1979, с. 246257, рис. 8.2 4, Авторское свидетельство СССР по заявке № 2 18 1 9 1 4, 0 кл. 5 11 С 17/00, G 11 С 29/00, 13.10,75 (прототип). 864339 2 1 I eel ООее О ХХееХ rrr r riooo т т т т т ооо о о о!т О r О О т. О 0 1 g g q g ) 0 Z O lZ io iz io iz Т е е i I 1»! х о у I. i01I I О 0001 оооо rI oooo от r io 00I 0 Т0 х,Π— х Io х 0 0 or Ic О Iz Io 1 — — —— отrri00 0io I 100 lo 0 х (! ° ° Io o х х т Ох? I I 0I rx.rо опт Составитель Л. Амусьева Текред Ж. Кастелевич Корректор О. Вилак Редактор М. 6аидура Заказ 7804/74 Тираж 648 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и очкрытий 113035, Москва, 6, Раухнскаи наб., д, 4/5 филиал ППП Патент, r. Ужгород, ул Проектная, 4 I ooD00i700 DI 0000 010 оо ооо оот ОО.от Оо тт о ооо ох 01хох ООООО1 QII т о о о О? О О х х IîI0 хх х х I 0II i0> z х î х I z o Ir Ix хх х 0 00 x Iz 1 фиг.5 I е е 1 !
