Система для решения задач математической физики

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 210379 (21) 2771501/18 24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 30,09,81 Бюллетень N9 35

Дата опубликования описания 30,09.81 (51)М. Кл.

G 06 F 15/32

Государственный комитет

СССР ио делам изобретений и открытий (53) УДК б81. 3 (088. 8) (72) Авторы изобретения

Я. Ф. Блейерс, Ф. П. Звиргздиньш, М. N. Максимо, И. Э. и Э.Э. Родэ

1г, -.„, 1

Рижский ордена Трудового Красного Знамени олит хническйй институт и Всесоюзный научно-исследоватепьскийнефтегазовый институт

"- =. 4=(71) Заявители (54) СИСТЕМА ДЛЯ РЕШЕНИЯ ЗАДАЧ МАТЕМАТИЧЕСКОЙ ФИЗИКИ

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных средств для решения задач математической физики.

Известна система для решения задач математической физики, содержащая устройство управления и матрицу решающих блоков (13.

Недостатками этой системы являются низкие надежность и производительность °

Наиболее близкой к предлагаемой является система, содержащая устройство управления, матрицу решающих блоков и матрицу узлов .диагностики L2> .

Недостатком известной системы является низкая надежность. фель изобретения — повышение на- 20 де кности системы.

Поставленная цель достигается тем, что в систему для решения задач мате матической физики, содержащую устройство управления, матрицу решающих блоков, соединенных между собой по строкам и столбцам информационными шинами, матрицу узлов диагностики, причем каждый узел диагностики соединен двухсторонней связью с соответ- 30 ствующим решающим блоком, выход каждого узла диагностики соединен с первым входом устройства управления, первый и второй входы каждого узла диагностики соединены соответственно с первым и вторым выходами устройства управления., первый и второй входы каждого решающего блока соединены соответственно с третьим и четвертым выходами устройства .управления, второй вход которого соединен с выходом решающего блока, введены блок переадресации и на каждый решающий блок коммутатор блокировки строки и коммутатор блокировки столбца, причем каждый коммутатор блокировки строки подКлючен к информационным шинам соответствующего решающего блока параллельно по строке, каждый коммутатор блокировки столбца подключен к информационным шинам соответствующего решающего блока параллельно по столбцу, вход каждого коммутатора блокировки строки соединен с соответствующим выходом первой группы блока переадресации, вход каждого коммутатора блокировки столбца соединен с соответствующим выходом второй группы блока переадресации, первый и второй выходы которого соединены соответст868768 венно с третьим и четнертым входами каждого решающего блока, пятый и. шестой выходы устройства управления соединены соответственно с первым и вторым входами блока переадресации, третий выход которого соединен с третьим входом устройства управления.

Устройство управления содержит память, арифметико-логический блок, память исключаемых строк и столбцов, регистр микрокоманд, регистр адреса, счетчик адреса, регистр условий, коммутатор адреса нетвления, регистр адреса возврата, коммутатор условий и коммутатор выбора адреса, причем перный, второй, третий и четвертый выходы памяти соединены соответственно с вторым и четвертым выходами устройства и первыми входами арифметикологического блока и регистра микрокоманд, первый, второй и третий выходы которого соединены соответственно с первым, третьим и пятым выходами устройства, четвертый, пятый и шестой выходы регистра микрокоманд соединены соответственно с первыми входами памяти исключаемых строк и столбцов, коммутатора адреса ветвления и регистра адреса возврата, выход которого соединен с вторым входом коммутатора адреса нетвления,выход которого соединен с первым входом коммутатора выбора адреса, ныход которого через регистр адреса соединен с первым входом памяти и входом счетчика адреса, выход которого соединен с вторыми входами регистра адреса возврата и коммутатора выбора адреса, третий вход которого и второй вход памяти исключаемых строк и столбцов соединены с вторым входом устройства, первый и третий входы которого соединены соответственно с первым и вторым входами регистра условий, выход которого и седьмой выход регистра микрокоманд через коммутатор условий соединены с четвертым входом коммутатора выбора адреса, восьмой выход регистра микрокоманд и выход арифметико-логического блока соединены соответственно с третьим и четвертым входами регистра условий, второй вход арифметико-логического блока соединен с девятым выходом регистра иикрокоманд.

Блок переадресации содержит два дешифратора, два сумматора, регистр номера столбца, регистр номера строки, регистр модификации адреса строки, регистр модификации адреса столбца, регистр текущего адреса строки, регистр текущего адреса столбца,две схемы сравнения, два элемента И,причем входы регистров модификации адреса строки и столбца, регистров текущего адреса строки и столбца, первые входы регистров номера строки и столбца соединены с первым входом блока, входы дешифратора и первые

1О

ЗО

3S о

65 входы схем сравнения соединены со вторым входом блока, выходы первого и второго дешифраторов через регистр номера строки и .регистр номера столб- ца соответственно соединены с первой и второй группами выходов блокa,íûход регистра модификации адреса строки и первый выход первой схемы сравнения через первый элемент И соединены с первым входом первого сумматора, выход которого соединен с первым выходом блока, выход регистра текущего адреса строки соединен с вторыми входами первого сумматора и первой схемы сравнения, выход регистра модификации адреса столбца и первыи выход второй схемы. сравнения через второй элемент И соединены с пер.— вым входом второго сумматора, выход которого соединен с вторым выходом блока, выход регистра текущего адреса столбца соединен с вторыми входами нторого сумматора и второй схемы сравнения, выходы которОй и первой схемы сравнения соединены с третьим выходом блока.

На фиг. 1 приведена блок-схема предлагаемой системы, на фиг. 2 блок-схема устройства управления;на фиг. 3 — блок-схема блока переадресации.

Система содержит устройство 1 управления, блок 2 переадресации, решающие блоки 3, узлы 4 диагностики,коммутаторы 5 блокировки строк, коммутаторы б блокировки столбцов, устройство 1 управления содержит память 7, регистр 8 микрокоманд, счетчик 9 адреса, регистр 10 адреса, коммутатор

11 выбора адреса, арифметико-логическии блок 12, регистр 13 адреса возврата, коммутатор 14 адреса ветвления, коммутатор 15 условий, регистр

16 условий, память 17 исключаемых строк и столбцов; дешифраторы 18 и

19, регистр 20 номера строки, регистр

21 номера столбца, схемы 22 и 23 сравнения, регистр 24 модификации адреса строки, регистр 25 модификации адреса столбца, регистр 26 текущего адреса строки, регистр 27 текущего адреса столбца, сумматоры 28 и 29, элементы И 30 и 31.

Система работает следующим образом.

В устройство 1 записывают программу работы и исходную информацию решающей задачи, откуда исходная информация задается в решающие блоки 3 непосредственно .и через блок 2.Если все решающие блоки 3 исправны, то сигналы неисправности отсутствуют.Если какой-либо узел 4 обнаружит неисправность соответствующего блока 3, то устройство 1 анализирует полученную информацию и результаты анализа передает н блок 2, который .формирует адрес указанного неисправного блока

3 и передает его на коммутаторы 5 и

868768

6, которые блокируют соответствующую строку или соответствующий столбец, в зависимости от целесообразности блокировки строки или столбца.

Устройство 1 управления работает следующим образом.

В память 7 записывают программу работы и исходную информацию. Начальная команда через коммутатор 11 поступает в регистр 10, который определяет первую микропрограмму. Первая

)микропрограмма поступает в регистр 8 и осуществляется управление различными узлами устройства 1 и блоками системы. Через счетчик 9 и коммутатор 11 осуществляется формирование следующего адреса в случае последова- 15 тельной микропрограммы. Если же происходит переход в программу при наличии определенных условий, то с помощью регистра 13 и коммутатора 14 осуществляется формирование адреса 20 возврата, используемого при выходе из-под программы. Различные условия, используемые для формирования адреса, следующей микропрограммы, формируются с помощью регистра 16, коммутатора 5

15 и арифметико-логического блока 12, который проводит анализ данных, поступаемых иэ памяти 7.

В память 17 записываются коды строки и столбца, где расположен решающий блок 3, в котором обнаружена неисправность. Управление записью и считыванием в памяти 17 осуществляется регистром 8.

Блок переадресации работает следующим образом.

При наличии сигнала об исключении определенного столбца или строки,поступающего-из памяти 17, дешифратор

18 и 19 формирует код в соответствующем регистре 20 или 21. Код,сформи- 410 рованный в регистре 20 (21), поступает в соответствующий коммутатор

5(6) и соответствующий решающий блок

3 блокируется, а информация передается через соответствующий коммутатор. щ

Одновременно производится замена неисправного решающего блока 3. Это осуществляется путем переадресации .резервного решающего блока 3. При этом в регистры 24 или 25 заносится о исполнительный адрес соответственно строки или столбца. Схемы сравнения

22 и 23 сравнивают содержимое регистров 26 (27) с адресом неисправного решающего блока и, в случае равенства или превышения его, содержимое регистра 24 (25) через соответствующий элемент И 30 (31) поступает в сумматор 28 (29), откуда сформированный адрес поступает в соответствующий решающий блок 3 и включает его в работу взамен неисправного.

Таким образом, изобретение повышает надежность системы для решения задач математической физики за счет воэможности оперативной замены неис- у правного решающего блока, которая осуществляется с помощью совокупности аппаратных средств, т.е. гораздо быстрее.

Формула изобретения

1. Система для решения задач математической физики, содержащая устройство управления, матрицу решающих блоков, соединенных между собой по строкам и столбцам информационными шинами, матрицу узлов диагностики, причем каждый узел диагностики соединен двусторонней связью с соответствующим решающим блоком, выход каждого узла диагностики соединен с первым входом устройства управления, первый и второй входы каждого узла диагностики соединены соответственно с первым и вторым выходами устройства управления, первый и второй входы каждого решающего блока соединены соответственно с третьим и четвертым выходами устройства управления, второй вход которого соединен с выходом каждого решающего блока, о т л и ч а ющ а я с я тем, что, с целью повышения надежности, в нее введены блок преадресации и на каждый решающий блок коммутатор блокировки строки и коммутатор блокировки столбца, причем каждый коммутатор блокировки строки подключен к информационным шинам .соответствующего решающего блока параллельно по строке, каждый коммутатор блокировки столбца подключен к информационным шинам соответствующего решающего блока параллельно по столбцу, вход каждого коммутатора блокировки строки соединен с соответствующим выходом первой группы блока переадресации, вход каждого коммутатора блокировки столбца соединен с соответствующим выходом второй группы блока переадресации, первый и второй выходы которого соединены соответственно с третьим и четвертым входами каждого решающего блока, пятый и шестой выходы устройства управления соединены соответственно с первым и вторым входами блока переадресации, третий выход которого соединен с третьим входом устройства управления.

2. Система по п. 1, о т л и ч а ющ а я с я тем, что устройство управления содержит память, арифметикологический блок, память исключаемых строк и столбцов, регистр микрокоманд, регистр адреса, счетчик адреса регистр условий, коммутатор адреса ветвления, регистр адреса возврата, коммутатор условий и коммутатор выбора адреса, причем первый, второй, третий и четвертый выходы памяти соединены соответственно с вторым и четвертым выходами устройства и первыми

868768 входами арифметико-логического блока и регистра микрокоманд, первый, второй и третий выходы которого соединены соответственно с первым, третим и пятым выходами устройства, четвертый, пятый и шестой выходы регистра микрокоманд соединены соответственно с первыми входами памяти исключаемых . строк и столбцов, коммутатора адреса ветвления и регистра адреса возврата, выход которого соединен с вторым входом коммутатора адреса ветвления, выход которого соединен с первым входом коммутатора выбора адреса, выход которого через регистр адреса соединен с первым входом памяти и входом счетчика адреса, выход которого соединен с вторыми входами регистра адреса возврата и коммутатора выбора адреса, третий вход которого и второй вход памяти исключаемых строк и столбцов соединены с вторым входом устройства, первый и третий входы которого соединены соответственно с первым и вторым входами регистра условий, выход которого и седьмой выход регистра микрокоманд через коммутатор условий соединены с четвертым входом коммутатора выбора адреса, восьмой выход регистра микрокоманд и выход арифметико-логического блока соединены соответственно с третьим и четвертым входами регистра условий, второй вход арифметико-логического блока соединен с девятым выходом регистра микрокоманд.

3. Система по и. 1, о т л и ч а ющ а я с я тем, что блок переадресации содержит два дешифратора, два сумматора, регистр номера столбца, регистр номера строки, регистр модификации адреса строки, регистр модификации адреса столбца, регистр текущего адреса строки, регистр текущего адреса столбца, две схемы,сравнения, два элемента И, причем входы регистров модификации адреса строки и столбца, регистров текущего адреса строки и столбца, первые входы регистров номера строки и столбца соединены с первым входом блока, входы дешифраторов и первые входы схем сравнения соединены со вторым входом блока, выходы первого и второго дешифраторов через регистр номера строки и регистр номера столбца соответственно соединены с первой и второй группами выходов блока, выход регистра модификации адреса строки и первый выход первой схемы сравнения через первый элемент И соединены с первым входом первого сумматора, выход которого соединен с первым выходом, 20 выход регистра текущего адреса строки соединен со вторыми входами первого сумматора и первой схемы сравнения, выход регистра модификаци. адреса столбца и первый выход второй

$5 схем сравнения через второй элемент

И соединены с первым входом второго сумматора, выход которого соединен с вторым выходом блока, выход регистра текущего адреса столбца соединен с вторыми входами второго сумматора и второй схеиы сравнения, выходы которой и первой схемы сравнения соединены с третьим выходом блока.

Источники информации, / принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 610116, кл. G 06 F 15/32, 1975.

2. Авторское свидетельство СССР

9 330454, кл. G 06 F 18/16, 1970 (прототип).

868768

8330/71 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Составитель Т.Арешев

Редактор Е.Дичинская Техред С.Мигунова Корректор Л